| Project/Area Number |
19K04526
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 21060:Electron device and electronic equipment-related
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| Research Institution | Tohoku University |
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Principal Investigator |
MA YITAO 東北大学, 電気通信研究所, 助教 (30622667)
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| Project Period (FY) |
2019-04-01 – 2022-03-31
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| Project Status |
Completed (Fiscal Year 2021)
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| Budget Amount *help |
¥3,640,000 (Direct Cost: ¥2,800,000、Indirect Cost: ¥840,000)
Fiscal Year 2021: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2020: ¥520,000 (Direct Cost: ¥400,000、Indirect Cost: ¥120,000)
Fiscal Year 2019: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
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| Keywords | 高速・超低電力不揮発ニューロモーフィックシステム / メモリタイプニューロモーフィックアーキテクチャ / STT-MRAM / スパイキング・ニューラルネットワーク / 全畳込み・ニューラルネットワーク / 物体認識/パターン認識システム / 多値の不揮発シナプス / 電圧/電流モードニューロン / 4T-2MTJ差動対型STT-MRAM / デジタル化の2値/多値のシナプス / 電圧モードニューロン / 電流モードニューロン / ニューロモーフィックチップ / Brain-Inspired Circuit / Neuromorpihc / Ultra-Low-Power / Perpendicular MTJ |
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| Outline of Research at the Start |
Society5.0の基盤となる自動運転システムや自動監視システム等のIoT応用領域において、柔軟且つ確実にユーザを支援する低電力とリアルタイムのAIシステムが高く期待されている。その中核技術として、本研究は脳演算メカニズムを真似て、次世代不揮発メモリに基づく革新的なニューロモーフィックチップ(NC)アーキテクチャの確立を目指す。従来のPCMメモリ等に立脚した既存のNCの難題を克服し、本研究は、省電力性および高速性、安定性、無限回の書換耐性において世界的な優位性を持つSTT-MRAMに脳型演算機能を仕込み、電池駆動型IoTエッジシステム向けの超低電力不揮発NC回路の提案・検証・実装を進める。
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| Outline of Final Research Achievements |
In this research, a high-speed and low-power memory-type nonvolatile neuromorphic-chip (NC) architecture is successfully established for realizing the spiking-neural-network (SNN) by coherently completing the circuit design, operation verification and performance evaluation of the NC system with the original proposed architecture.
During the 3-year research, we firstly proposed the original nonvolatile NC circuit architecture consisting of MTJ-based multi-valued synapses and current-mode/voltage-mode neurons. Then, we completed the circuit design of the nonvolatile NC core for single SNN layer and the entire nonvolatile NC system with eight 4K-synapse/64-neuron NC cores for 8-layer deep SNNs under 55nm-CMOS/56nm-MTJ hybrid technology, and successfully verified the high operation speed of 20ns-spike learning/recognition and μW-level low power consumption. Based on these results, 8 domestic/international patents, 7 journal papers and 4 international conference papers are accomplished.
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| Academic Significance and Societal Importance of the Research Achievements |
本研究は、STT-MRAMに基づいた高速・低消費電力の不揮発NC回路アーキテクチャを確立した。提案技術は、STT-MRAMの中核である垂直磁化型磁気トンネル接合(pMTJ)デバイスの優れた不揮発性および高速性、高書換耐性を活かすことにより、SNN処理のスパイク信号を電源駆動信号として用いる高速な自律電源管理を可能にし、デバイス、脳型情報処理と集積回路技術のフロンティアから脳型情報処理システムの電池駆動エッジデバイスへの応用に向けた基盤技術を創出した。その上に、本技術は生体脳のように素子ばらつきを許容して知能処理を行う脳型計算機構の解明等、脳科学や集積回路工学における新学理の発見にも貢献できる。
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