| Project/Area Number |
19K11884
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Nihon University |
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Principal Investigator |
ARAI Masayuki 日本大学, 生産工学部, 教授 (10336521)
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| Project Period (FY) |
2019-04-01 – 2024-03-31
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| Project Status |
Completed (Fiscal Year 2023)
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| Budget Amount *help |
¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000)
Fiscal Year 2021: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2020: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2019: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
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| Keywords | マルチモデルサンプリング / 欠陥レベル / ウェハマップ欠陥パターン / クリティカルエリア / ウェハマップ / 欠陥レベル削減 / 欠陥レベル見積り / DPPM / LSI欠陥位置推定 / クリティカルエリアサンプリング / 重み付き故障カバレージ / LSIテストパターン生成 / ブリッジ故障モデル |
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| Outline of Research at the Start |
本研究の目的は，超微細プロセスで製造された大規模半導体デバイスに対して，その市場不良率（欠陥レベル）を高精度に見積もる手法，および欠陥レベルを高度に削減可能なテストパターン生成法の開発である．国内半導体産業の動向を鑑み，製造プロセスを持たないファブレス企業での利用を想定したフローの開発を目指す．
まず，個別の故障動作について解析する．次に，チップ全体での欠陥レベル見積もり法について検討する．その後，欠陥レベルを削減するためのテストパターン生成法について検討する．
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| Outline of Final Research Achievements |
In this study, we mainly focused on (A) development and improvement of AI-based defect location and pattern estimation methods, and (B) test pattern generation methods based on the results of defect behavior analysis. For (A), we developed a method to estimate defect locations and patterns with high accuracy based on a small amount of defect information, focusing on both LSI devices and layouts. For (B), we developed a test pattern generation method that takes into account defect behavior under power consumption constraints. The combination of these methods is expected to enable accurate estimation and reduction of defect levels in large-scale semiconductor devices.
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| Academic Significance and Societal Importance of the Research Achievements |
近年，半導体産業の構造が世界的に変化し，日本においては国内での最先端プロセスでの製造（ファブ）が一旦ほぼ断絶した後に回帰しつつある．本研究開発した要素技術の組合せによって，製造されたLSIの信頼性向上，および製造コスト削減が可能となると期待され，学術的意義および産業界に対する貢献は大きいと考えられる．
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