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Development of Machine learning IPS processor with ASIC-FPGA Co-design and Wave Pipelining

Research Project

Project/Area Number 19K11969
Research Category

Grant-in-Aid for Scientific Research (C)

Allocation TypeMulti-year Fund
Section一般
Review Section Basic Section 60070:Information security-related
Research InstitutionHokusei Gakuen University

Principal Investigator

佐藤 友暁  北星学園大学, 経済学部, 教授 (00336992)

Project Period (FY) 2019-04-01 – 2025-03-31
Project Status Granted (Fiscal Year 2023)
Budget Amount *help
¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000)
Fiscal Year 2021: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2020: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2019: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
KeywordsFPGA / LUT / 機械学習 / 配線 / 不正アクセス / IPS / CAD / RTL / ASIC / ウェーブパイプライン / 標的型攻撃 / Wave-Pipelining / ASIC-FPGA Co-Design / Machine Learning / Low-Power
Outline of Research at the Start

本研究の目的は極めて危険な標的型攻撃から情報漏洩を防ぐことを可能にするホストベースIntrusion Prevention System (IPS)を実現することです。標的型攻撃を防ぐためには機械学習による挙動監視型振る舞い検知を行う必要があります。本研究では我々が開発してきたASICと再構成可能なハードウエアであるFPGAの協調設計と回路全体のウェーブパイプライン化によるIPS向けの機械学習エンジンの開発を行います。低消費電力動作機械学習が可能なIPSプロセッサのチップ化を行い,動作検証を行うことで本研究の優位性を明らかにします。さらに,情報漏洩対策や新たな攻撃への対応を可能にします。

Outline of Annual Research Achievements

昨年においても,日本の電子機器メーカーが日本の顧客を中心に12万件以上の個人情報が流出する事件が発生しました.これは担当者が開発環境での作業を試みた際にデータベースに障害が発生していることから発覚したものです.またその原因として,システムの誤操作および不十便な運用管理により開発環境のネットワークセキュリティの設定の一部が解除状態であったことが確認されました.このように人間がシステムの開発やシステムの運用管理を行なっている以上,ミスを100%防ぐことは困難です.このような問題を解決するためには,自動化かつ多様な監視が必要です.加えてこれらのデータや過去を使用した機械学習を行うことが必要です.加えて,このようなデータは外部に公開できないデータも多いため,エッジ側で処理を行う必要もあります.本研究の本年度において,このような問題を解決することを目的としたField Programmable Gate Array (FPGA)アーキテクチャの研究を中心に進めました.具体的には以下の通りです.
(1)最適な配線数と配線が増加させる必要がある場合を調査しました.この結果を査読つき論文としてまとめました.
(2)Lookup Table (LUT)の入力数が3つの場合と4つの場合を検討し,ネットワークのパケットを処理する際には4入力のLUTが最適であることを明らかにしました.
(3)これらの結果をもとに,新たなFPGAの開発を行いました.加えてこの新しいFPGAアーキテクチャのためのCAD開発を進めました.

Current Status of Research Progress
Current Status of Research Progress

4: Progress in research has been delayed.

Reason

コロナ禍の影響と当初予定していないFPGAアーキテクチャの見直しが必要になりそのための時間が必要となったためです.

Strategy for Future Research Activity

今後は新たなFPGAアーキテクチャを使用してその上で稼働する回路を構築します.

Report

(5 results)
  • 2023 Research-status Report
  • 2022 Research-status Report
  • 2021 Research-status Report
  • 2020 Research-status Report
  • 2019 Research-status Report
  • Research Products

    (10 results)

All 2024 2023 2019 Other

All Int'l Joint Research (5 results) Journal Article (4 results) (of which Int'l Joint Research: 2 results,  Peer Reviewed: 2 results) Presentation (1 results)

  • [Int'l Joint Research] KMITL(タイ)

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  • [Int'l Joint Research] KMITL(タイ)

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  • [Int'l Joint Research] KMITL(タイ)

    • Related Report
      2021 Research-status Report
  • [Int'l Joint Research] KMITL(タイ)

    • Related Report
      2020 Research-status Report
  • [Int'l Joint Research] KMITL(タイ)

    • Related Report
      2019 Research-status Report
  • [Journal Article] Optimal Number of Wires for Circuits on RTL-Designed FPGAs2024

    • Author(s)
      T. Sato, Y. Hayashihara, S. Yokota, S. Chivapreecha and P. Moungnoul
    • Journal Title

      Proc. of iEECON 2024

      Pages: 1-4

    • Related Report
      2023 Research-status Report
    • Peer Reviewed / Int'l Joint Research
  • [Journal Article] 再構成可能なデバイスによる不正アクセス防御システムの技術開発2023

    • Author(s)
      佐藤 友暁
    • Journal Title

      信学技報 SIS2023-19

      Volume: 123(SIS-208) Pages: 19-24

    • Related Report
      2023 Research-status Report
  • [Journal Article] RTLで設計可能なFPGA回路のためのCAD開発2023

    • Author(s)
      豊嶋 真帆 佐藤 友暁
    • Journal Title

      情報処理学会 第85回全国大会 講演論文集

      Volume: 1 Pages: 3-4

    • Related Report
      2022 Research-status Report
  • [Journal Article] Proposal of a High-speed and Low-power Architecture for Entropy Coding Processing to Achieve Highest Compression Rate2019

    • Author(s)
      [106]T. Sato, K. Higuchi, S. Chivapreecha and P. Moungnoul
    • Journal Title

      Proc. of the 1st ECTI UEC Workshop on AI and Applications

      Pages: 72-73

    • Related Report
      2019 Research-status Report
    • Peer Reviewed / Int'l Joint Research
  • [Presentation] RTLで設計可能なFPGA回路のためのCAD開発2023

    • Author(s)
      佐藤 友暁
    • Organizer
      情報処理学会 第85回全国大会
    • Related Report
      2022 Research-status Report

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Published: 2019-04-18   Modified: 2024-12-25  

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