| Project/Area Number |
19K11969
|
|---|
| Research Category |
Grant-in-Aid for Scientific Research (C)
|
| Allocation Type | Multi-year Fund |
|---|
| Section | 一般 |
|---|
| Review Section |
Basic Section 60070:Information security-related
|
|---|
| Research Institution | Hokusei Gakuen University |
|---|
Principal Investigator |
佐藤 友暁 北星学園大学, 経済学部, 教授 (00336992)
|
|---|
| Project Period (FY) |
2019-04-01 – 2025-03-31
|
| Project Status |
Granted (Fiscal Year 2023)
|
| Budget Amount *help |
¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000)
Fiscal Year 2021: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2020: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2019: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
|
|---|
| Keywords | FPGA / LUT / 機械学習 / 配線 / 不正アクセス / IPS / CAD / RTL / ASIC / ウェーブパイプライン / 標的型攻撃 / Wave-Pipelining / ASIC-FPGA Co-Design / Machine Learning / Low-Power |
|---|
| Outline of Research at the Start |
本研究の目的は極めて危険な標的型攻撃から情報漏洩を防ぐことを可能にするホストベースIntrusion Prevention System (IPS)を実現することです。標的型攻撃を防ぐためには機械学習による挙動監視型振る舞い検知を行う必要があります。本研究では我々が開発してきたASICと再構成可能なハードウエアであるFPGAの協調設計と回路全体のウェーブパイプライン化によるIPS向けの機械学習エンジンの開発を行います。低消費電力動作機械学習が可能なIPSプロセッサのチップ化を行い，動作検証を行うことで本研究の優位性を明らかにします。さらに，情報漏洩対策や新たな攻撃への対応を可能にします。
|
| Outline of Annual Research Achievements |
昨年においても，日本の電子機器メーカーが日本の顧客を中心に12万件以上の個人情報が流出する事件が発生しました．これは担当者が開発環境での作業を試みた際にデータベースに障害が発生していることから発覚したものです．またその原因として，システムの誤操作および不十便な運用管理により開発環境のネットワークセキュリティの設定の一部が解除状態であったことが確認されました．このように人間がシステムの開発やシステムの運用管理を行なっている以上，ミスを100%防ぐことは困難です．このような問題を解決するためには，自動化かつ多様な監視が必要です．加えてこれらのデータや過去を使用した機械学習を行うことが必要です．加えて，このようなデータは外部に公開できないデータも多いため，エッジ側で処理を行う必要もあります．本研究の本年度において，このような問題を解決することを目的としたField Programmable Gate Array (FPGA)アーキテクチャの研究を中心に進めました．具体的には以下の通りです．
(1)最適な配線数と配線が増加させる必要がある場合を調査しました．この結果を査読つき論文としてまとめました．
(2)Lookup Table (LUT)の入力数が３つの場合と４つの場合を検討し，ネットワークのパケットを処理する際には４入力のLUTが最適であることを明らかにしました．
(3)これらの結果をもとに,新たなFPGAの開発を行いました．加えてこの新しいFPGAアーキテクチャのためのCAD開発を進めました．
|
| Current Status of Research Progress |
Current Status of Research Progress
4: Progress in research has been delayed.
Reason
コロナ禍の影響と当初予定していないFPGAアーキテクチャの見直しが必要になりそのための時間が必要となったためです．
|
| Strategy for Future Research Activity |
今後は新たなFPGAアーキテクチャを使用してその上で稼働する回路を構築します．
|
