| Project/Area Number |
19K15050
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| Research Category |
Grant-in-Aid for Early-Career Scientists
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| Allocation Type | Multi-year Fund |
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| Review Section |
Basic Section 21060:Electron device and electronic equipment-related
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| Research Institution | The University of Tokyo |
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Principal Investigator |
Tanaka Takahisa 東京大学, 大学院工学系研究科(工学部), 助教 (30782081)
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| Project Period (FY) |
2019-04-01 – 2023-03-31
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| Project Status |
Completed (Fiscal Year 2022)
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| Budget Amount *help |
¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000)
Fiscal Year 2022: ¥650,000 (Direct Cost: ¥500,000、Indirect Cost: ¥150,000)
Fiscal Year 2021: ¥650,000 (Direct Cost: ¥500,000、Indirect Cost: ¥150,000)
Fiscal Year 2020: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
Fiscal Year 2019: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
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| Keywords | ナノワイヤ / ナノシート / キャリア散乱 / フォノン / 移動度 / シリコン / 分子動力学法 / フォノン散乱 / 界面 / 表面 / 変形ポテンシャル / 電子フォノン散乱 |
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| Outline of Research at the Start |
フォノンによる電子の散乱は，電子材料の電気抵抗を決定する重要な機構である．半導体表面/界面近傍における電子フォノン散乱の増大は，ナノスケールSi電子デバイス内の電気特性を再現するために，経験的に電子輸送の物理モデルに取り込まれてきた．しかし，電子フォノン散乱変調の起源については未だ解明されていない．本研究では，表面/界面の影響が支配的となるナノシート構造内の電子フォノン散乱の実験的評価と原子スケールの計算の比較から，半導体表面/界面近傍における電子フォノン散乱変調の起源を明らかにする．
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| Outline of Final Research Achievements |
In order to understand the modulation of carrier scattering at surfaces/interfaces, which is not observed in bulk materials, carrier transport in nanowires and nanosheets is computationally reproduced and compared with experiments. The carrier transport was calculated by a combination of molecular dynamics and quantum transport calculations, and the effect of electron-phonon scattering was successfully taken into account with a low computational burden. As a result, we succeeded in reproducing the carrier transport on a scale similar to that of realistic semiconductor nanowires and metallic nanosheets, and analyzed the modulation of carrier scattering.
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| Academic Significance and Societal Importance of the Research Achievements |
本研究で得られた表面/界面におけるキャリア散乱の理解は，今後の集積回路内のトランジスタや配線の設計・材料選択において，表面/界面のエンジニアリングによる電気特性の制御を実現するために重要である．また，本研究で実施した計算手法は低い計算負荷で現実的なキャリア輸送を再現できることから，集積回路に限らず様々なデバイスの特性を予測し，材料の最適化を行う際に適用可能である．
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