A study of LSI design method with balance security and testability

• Project/Area Number: 20700050
• Research Category: Grant-in-Aid for Young Scientists (B)
• Allocation Type: Single-year Grants
• Research Field: Computer system/Network
• Research Institution: Kyushu University
• Principal Investigator: YOSHIMURA Masayoshi Kyushu University, 大学院・システム情報科学研究院, 助教 (90452820)
• Project Period (FY): 2008 – 2010
• Project Status: Completed (Fiscal Year 2010)
• Budget Amount: ¥4,030,000 (Direct Cost: ¥3,100,000、Indirect Cost: ¥930,000); Fiscal Year 2010: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000); Fiscal Year 2009: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000); Fiscal Year 2008: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
• Keywords: VLSI設計技術 / 設計自動化 / ディペンダブルコンピューティング / 暗号・認証等 / テスト容易化設計 / システム / 安全 / ディペンダブル・コンピユーフィング / システムLSI / 安全性 / ディペンダブル・コンピューティング

Research Abstract

It is difficult to balance with security and testability of LSIs.
We showed factors which destroy security of LSIs. DFT (design for testability) techniques which increase testability and do not decrease security were proposed. A LSI design method was constructed by techniques. This method is applied to three cipher LSIs. Experimental results show three cipher LSIs have security and testability.

Research Products

• [Presentation] A Multiple-Bit-Upset Tolerant 8T SRAM Cell Layout with Divided Word line Structure (2011)
  • Author(s): S.Yoshimoto, et al
  • Organizer: 7th Workshop on Silicon Errors in Logic-System Effects
  • Place of Presentation: アメリカ
  • Year and Date: 2011-03-31
• [Presentation] An SER Analysis Method for Sequential Circuits (2011)
  • Author(s): Masayoshi Yoshimura, et al
  • Organizer: 7th Workshop on Silicon Errors in Logic-System Effects
  • Place of Presentation: アメリカ
  • Year and Date: 2011-03-30
• [Presentation] EDA tools for soft error tolerance (2011)
  • Author(s): So Hasegawa, et al
  • Organizer: Design Automation and Test in Europe (DATE'11)Exhibition, University Booth
  • Place of Presentation: フランス
  • Year and Date: 2011-03-16
• [Presentation] 製造ばらつきを考慮したフィールドテストのためのパス選択法 (2011)
  • Author(s): 柏崎智史, et al
  • Organizer: ディペンダブルコンピューティング研究会
  • Place of Presentation: 機械振興会館(東京都)
  • Year and Date: 2011-02-14
• [Presentation] 機能的時間展開モデルを用いたデータパス回路のテスト生成法 (2011)
  • Author(s): 早川鉄平, et al
  • Organizer: ディペンダブルコンピューティング研究会
  • Place of Presentation: 機械振興会館(東京都)
  • Year and Date: 2011-02-14
• [Presentation] 製造ばらつきを考慮したVLSIのフィールドテスト法 (2011)
  • Author(s): 柏崎智史, et al
  • Organizer: FTC研究会
  • Place of Presentation: かんぽの宿 恵那(岐阜県)
  • Year and Date: 2011-01-21
• [Presentation] テスト圧縮のためのテスト生成に関する一考察 (2011)
  • Author(s): 山崎達也, et al
  • Organizer: FTC研究会
  • Place of Presentation: かんぽの宿 恵那(岐阜県)
  • Year and Date: 2011-01-20
• [Presentation] A Comprehen sive Functional Time Expansion M odel Generation Method for Datap aths Using Controllers (2010)
  • Author(s): Toshinori Hosokawa
  • Organizer: 11th Worksh op on RTL and High Level Testing
  • Place of Presentation: Shanghai, China.
  • Year and Date: 2010-12-06
• [Presentation] A Comprehensive Functional Time Expansion Model Generation Method for Datapaths Using Controllers (2010)
  • Author(s): Toshinori Hosokawa, et al
  • Organizer: 11th Workshop on RTL and High Level Testing
  • Place of Presentation: 中華人民共和国
  • Year and Date: 2010-12-06
• [Presentation] キャプチャ時低消費電力指向テスト生成における検出疑似外部出力決定法 (2010)
  • Author(s): 沈揚, et al
  • Organizer: デザインガイア2010
  • Place of Presentation: 九州大学医学部百年講堂(福岡県)
  • Year and Date: 2010-11-29
• [Presentation] An estimati on of encryption LSI testability ag ainst scan-based attack (2010)
  • Author(s): Masayoshi Yoshimura
  • Organizer: An estima tion of encryption LSI testability a gainst scan-based attack
  • Place of Presentation: Tokyo, Japan.
  • Year and Date: 2010-10-28
• [Presentation] An estimation of encryption LSI testability against scan-based attack (2010)
  • Author(s): Masayoshi Yoshimura, et al
  • Organizer: International Symposium on Communications and Information Technologies 2010
  • Place of Presentation: 明治大学(東京都)
  • Year and Date: 2010-10-28
• [Presentation] A Test Pattern Matching Method on BAST Architecture Using Don't Care Identification for Random Pattern Resistant Faults (2010)
  • Author(s): Toshinori Hosokawa, et al
  • Organizer: International Symposium on Communications and Information Technologies 2010
  • Place of Presentation: 明治大学(東京都)
  • Year and Date: 2010-10-28
• [Presentation] ソフトエラーに起因するパルスのラッチ確率のモデル化 (2010)
  • Author(s): 平田元春, et al
  • Organizer: VLSI設計技術研究会
  • Place of Presentation: 京都工芸繊維大学(京都府)
  • Year and Date: 2010-09-28
• [Presentation] 順序回路のソフトエラー耐性評価手法の高速化 (2010)
  • Author(s): 吉村正義, et al
  • Organizer: DAシンポジウム2010
  • Place of Presentation: ホテル日航豊橋(愛知県)
  • Year and Date: 2010-09-03
• [Presentation] ソフトエラー耐性と面積オーバーヘッドのトレードオフを考慮したTMRをベースとしたエラー訂正手法 (2010)
  • Author(s): 原田翔次, et al
  • Organizer: DAシンポジウム2010
  • Place of Presentation: ホテル日航豊橋(愛知県)
  • Year and Date: 2010-09-03
• [Presentation] デバイスシミュレータを用いた論理回路のソフトエラー解析 (2010)
  • Author(s): 小津和大昌, et al
  • Organizer: DAシンポジウム2010
  • Place of Presentation: ホテル日航豊橋(愛知県)
  • Year and Date: 2010-09-03
• [Presentation] ランダムパターンレジスタント故障検出用ドントケア抽出を用いたBASTアーキテクチャにおけるテストパターンマッチング法 (2010)
  • Author(s): 陳贇, et al
  • Organizer: ディペンダブルコンピューティング研究会
  • Place of Presentation: 機械振興会館(東京都)
  • Year and Date: 2010-06-25
• [Presentation] TMR based Error Correction Method Considering Trade-off between Area and Soft-Error Tolerance (2010)
  • Author(s): Shoji Harada, et al
  • Organizer: 19th International Workshop on Logic and Synthesis 2010, pp.69-75, University of California Irvine
  • Place of Presentation: アメリカ
  • Year and Date: 2010-06-18
• [Presentation] 順序回路のソフトエラー耐性評価における高精度な近似評価手法 (2010)
  • Author(s): 城林直樹, et al
  • Organizer: VLSI設計技術研究会
  • Place of Presentation: 北九州国際会議場(福岡県)
  • Year and Date: 2010-05-19
• [Presentation] 有限状態機械の分割に基づく定常状態確率の近似計算手法 (2010)
  • Author(s): 長谷川創, et al
  • Organizer: VLSI設計技術研究会
  • Place of Presentation: 北九州国際会議場(福岡県)
  • Year and Date: 2010-05-19
• [Presentation] Evaluation of Transition Untestable Faults Using a Multi-Cycle Capture Test Generation Method (2010)
  • Author(s): Masayoshi Yoshimura, et al
  • Organizer: 13th IEEE Symposium on Design and Diagnostics of Electronic Circuits and Systems
  • Place of Presentation: オーストリア
  • Year and Date: 2010-04-14
• [Presentation] 順序回路のソフトエラー耐性評価手法の状態数削減による高速化 (2010)
  • Author(s): 赤峰悠介
  • Organizer: VLSI設計技術研究会
  • Place of Presentation: 沖縄県男女共同参画センター
  • Year and Date: 2010-03-12
• [Presentation] マルチサイクルキャプチャ遷移故障テスト生成を用いたテスト不可能故障の原因解析 (2010)
  • Author(s): 小河宏志
  • Organizer: ディペンダブルコンピューティング研究会
  • Place of Presentation: 機械振興会館
  • Year and Date: 2010-02-15
• [Presentation] 遷移故障テスト圧縮指向制御ポイント挿入法 (2010)
  • Author(s): 湯本仁高
  • Organizer: ディペンダブルコンピューティング研究会
  • Place of Presentation: 機械振興会館
  • Year and Date: 2010-02-15
• [Presentation] RSA暗号回路の安全なテスト容易化設計 (2009)
  • Author(s): 早川鉄平
  • Organizer: デザインガイア2009
  • Place of Presentation: 高知市文化プラザ
  • Year and Date: 2009-12-04
• [Presentation] テスト圧縮指向ドントケア抽出法 (2009)
  • Author(s): 若園大洋
  • Organizer: デザインガイア2009
  • Place of Presentation: 高知市文化プラザ
  • Year and Date: 2009-12-04
• [Presentation] スキャンベース攻撃とその防御法に対する定量的なセキュリティ評価 (2009)
  • Author(s): 伊藤侑磨
  • Organizer: デザインガイア2009
  • Place of Presentation: 高知市文化プラザ
  • Year and Date: 2009-12-03
• [Presentation] 順序回路のソフトエラー耐性評価における近似手法の計算精度および実行時間の評価 (2009)
  • Author(s): 赤峰悠介
  • Organizer: デザインガイア2009
  • Place of Presentation: 高知市文化プラザ
  • Year and Date: 2009-12-03
• [Presentation] マルコフモデルを用いた順序回路のソフトエラー耐性評価手法 (2009)
  • Author(s): 赤峰悠介
  • Organizer: DAシンポジウム2009
  • Place of Presentation: ホテルアローレ
  • Year and Date: 2009-08-26
• [Presentation] タイミング冗長故障判定を考慮した遷移故障テスト生成法 (2009)
  • Author(s): 小河宏志
  • Organizer: 第61回FTC研究会
  • Place of Presentation: 奥伊勢フォレストピア
  • Year and Date: 2009-07-17
• [Presentation] ケアビット分布制御のためのドントケア抽出技術 (2009)
  • Author(s): 若園大洋
  • Organizer: 第61回FTC研究会
  • Place of Presentation: 奥伊勢フォレストピア
  • Year and Date: 2009-07-17
• [Presentation] テスト不可能故障の検出数の削減のためのスキャンテスト生成法 (2009)
  • Author(s): 小河宏志
  • Organizer: VLSI設計技術研究会
  • Place of Presentation: 北九州国際会議場
  • Year and Date: 2009-05-20
• [Presentation] SER評価のための論理回路におけるパルスの伝搬解析 (2009)
  • Author(s): 原田翔次
  • Organizer: ディペンダプルコンピューティング研究会
  • Place of Presentation: 首都大学東京秋葉原サテライトキャンパス
  • Year and Date: 2009-04-21
• [Presentation] 算術演算器を含む回路に対する高速なソフトエラー率評価手法 (2009)
  • Author(s): 平田元春
  • Organizer: ディペンダブルコンピューティング研究会
  • Place of Presentation: 首都大学東京秋葉原サテライトキャンパス
  • Year and Date: 2009-04-21
• [Presentation] セルベース設計に適したSER評価の為のパルス発生確率解析手法 (2009)
  • Author(s): 小津和大昌
  • Organizer: ディペンダブルコンピューティング研究会
  • Place of Presentation: 首都大学東京秋葉原サテライトキャンパス
  • Year and Date: 2009-04-21
• [Presentation] ディペンダブルVLSI設計技術への挑戦 (2009)
  • Author(s): 松永裕介
  • Organizer: 電子情報通信学会総合大会
  • Place of Presentation: 愛媛県松山市
  • Year and Date: 2009-03-18
• [Presentation] Design For Testability Methods against Scan based Attacks (2008)
  • Author(s): Masayoshi YOSHIMURA
  • Organizer: Joint Seminar on Advanced LSI Test Technology
  • Place of Presentation: Fukuoka, Japan.
  • Year and Date: 2008-12-01
• [Presentation] A Test Generation Method for Datapath Circuits Using Functional Time Expansion Models (2008)
  • Author(s): Kazuya Sugiki
  • Organizer: 9th Workshop on RTL and High Level Testing
  • Place of Presentation: Sapporo, Japan.
  • Year and Date: 2008-11-28
• [Presentation] A Test Generation Method for Datapath Circuits Using Functional T imp Rynansinn Modpls (2008)
  • Author(s): Kazuya Sugiki
  • Organizer: 9th Workshop on RTL and High Level Testing
  • Place of Presentation: Sapporo, Japan
  • Year and Date: 2008-11-28
• [Presentation] A Bit flipping Reduction Method for Pseudo-random Patterns Using Don't Care Identification on BAST Architecture (2008)
  • Author(s): LingLing WAN
  • Organizer: 9th Workshop on RTL and High Level Testing
  • Place of Presentation: Sapporo, Japan
  • Year and Date: 2008-11-28
• [Presentation] Design For Testability Methods against Scan based Attacks (2008)
  • Author(s): Masayoshi YOSHIMURA
  • Organizer: Joint Seminar on Advanced LSI Test Technology
  • Place of Presentation: Fukuoka, Japan
  • Year and Date: 2008-11-01
• [Presentation] 暗号LSIにおけるテスタビリティとセキュリティに関する一考察 (2008)
  • Author(s): 伊藤侑磨
  • Organizer: 第59回FTC研究会
  • Place of Presentation: 石川県羽咋市
  • Year and Date: 2008-07-19
• [Presentation] 機能的時間展開モデルを用いたデータパスのテスト生成法 (2008)
  • Author(s): 杉木一也
  • Place of Presentation: 石川県羽咋市
  • Year and Date: 2008-07-19
• [Presentation] 暗号LSIにおけるテスタビリティとセキュリティに関する一考察 (2008)
  • Author(s): 伊藤侑磨
  • Organizer: 第59回FTC研究会
  • Place of Presentation: 石川県, 羽咋市
  • Year and Date: 2008-07-19
• [Presentation] 機能的時間展開モデルを用いたデータパスのテスト生成法 (2008)
  • Author(s): 杉木一也
  • Organizer: 第59回FTC研究会
  • Place of Presentation: 石川県,羽咋市
  • Year and Date: 2008-07-19
• [Presentation] BASTアーキテクチャにおけるドントケア抽出を用いた擬似ランダムパターンのビット反転数削減の一手法 (2008)
  • Author(s): 万玲玲
  • Organizer: 第59回FTC研究会
  • Place of Presentation: 石川県, 羽咋市
  • Year and Date: 2008-07-19
• [Remarks] ホームページ等