非同期式回路に基づく低消費エネルギーなIoT回路の設計技術に関する研究
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20J11724
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | The University of Aizu |
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Principal Investigator |
仙波 翔吾 会津大学, コンピュータ理工学研究科, 特別研究員(DC2)
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| Project Period (FY) |
2020-04-24 – 2022-03-31
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| Project Status |
Completed (Fiscal Year 2021)
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| Budget Amount *help |
¥1,700,000 (Direct Cost: ¥1,700,000)
Fiscal Year 2021: ¥800,000 (Direct Cost: ¥800,000)
Fiscal Year 2020: ¥900,000 (Direct Cost: ¥900,000)
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| Keywords | 非同期式回路 / RTL / 低消費エネルギー化 / 設計支援 / インターフェース回路 |
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| Outline of Research at the Start |
本研究では、非同期式回路に基づく低消費エネルギーなInternet of Things (IoT)デバイスを実現するための設計技術に関する研究を行う。
非同期式回路は、同期式回路と比べ設計が困難である。そのため本研究では、非同期式回路設計を容易にするために、非同期式回路の設計支援環境を構築する。また、IoTデバイスで用いられる周辺回路が同期式回路の場合に、こうした部品との接続も問題となる。そのため、同期式回路と非同期式回路を接続するインターフェース回路の設計支援も行う。更に、IoTアプリケーションによっては、バッテリー駆動も考えられるため、非同期式回路に対する消費エネルギー最適化手法を提案する。
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| Outline of Annual Research Achievements |
本研究では、非同期式回路に基づく低消費エネルギーなInternet of Things (IoT)向け回路の設計技術の確立を目的としている。
今年度は、①非同期式回路における専用回路の設計支援、②インターフェース回路の設計支援、及び③変換と設計支援における消費エネルギー最適化手法を中心に研究を行った。①では、パイプライン化された同期式Register Transfer Level (RTL)モデルからパイプライン化された非同期式RTLモデルへと変換する手法を提案した。この手法は、様々な入力データ間隔に対応することができる。また、提案手法をこれまでに開発してきた変換ツールに実装した。実験では、提案手法を用いて深層学習回路の同期式RTLモデルを非同期式RTLモデルへと変換した。また、変換した非同期式RTLモデルを論理設計した。同期式回路と比較して、論理設計後の非同期式回路は消費エネルギーを約34%削減することができた。②では、同期式回路と非同期式回路の通信のために設計したインターフェース回路のデータ転送レイテンシを短くするための最適化とタイミング制約の定義を行った。最適化前のインターフェース回路と比較して、最適化によって転送レイテンシを約29%短くすることができた。さらに、タイミング制約を基にインターフェース回路の合成とタイミング検証を行った。設計したインターフェース回路に対して論理シミュレーションを行い、非同期式回路と同期式回路間でデータが正しく転送されていることを確認した。③では、非同期式回路の動的消費電力最適化としてDフリップフロップからDラッチへの変換手法を提案した。最適化手法適用前の非同期式回路と比較して、最適化手法によって消費エネルギーを最大で約37%削減することができた。
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| Research Progress Status |
令和3年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
令和3年度が最終年度であるため、記入しない。
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Report
(2 results)
Research Products
(5 results)
