| Project/Area Number |
20K11730
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
山本 修一郎 東京工業大学, 科学技術創成研究院, 特任講師 (50313375)
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| Project Period (FY) |
2020-04-01 – 2025-03-31
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| Project Status |
Granted (Fiscal Year 2023)
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| Budget Amount *help |
¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000)
Fiscal Year 2022: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
Fiscal Year 2021: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
Fiscal Year 2020: ¥650,000 (Direct Cost: ¥500,000、Indirect Cost: ¥150,000)
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| Keywords | CMOS / SRAM / 不揮発性メモリ / 低電圧動作 / パワーゲーティング / FinFET / NV-SRAM / MTJ / IoT / CMOSロジック |
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| Outline of Research at the Start |
本研究課題では，IoTデバイスに用いる低電圧CMOSロジックシステムに搭載が可能な不揮発性SRAM（NV-SRAM）の研究開発を行う．強磁性トンネル接合（MTJ）と通常のSRAMセルを接続したNV-SRAMセルを高閾値デバイスで構成し，低電圧駆動による大幅な動的消費エネルギーの削減と，さらに不揮発記憶を用いたパワーゲーティング（PG）による待機時電力の削減が可能な回路・アーキテクチャ技術を開発する．特に，MTJへの書き込みエネルギーを大幅に削減できるアーキテクチャを開発して，PGの時間的細粒度化を行い，低電圧下であっても高効率に待機時電力を削減できるNV-SRAMの基盤技術を構築する．
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| Outline of Annual Research Achievements |
本研究課題では，IoTデバイス等，低電圧駆動・低消費電力CMOSロジックシステムに搭載が可能な不揮発性SRAM（NV-SRAM）の研究開発を行う．強磁性トンネル接合（MTJ）をSRAMセルの通常動作に悪影響を及ぼさないように接続したNV-SRAMセルを構成し，低電圧駆動による大幅な動的消費エネルギーの削減と，さらに不揮発記憶を用いたパワーゲーティング（PG）による待機時電力の削減が可能な回路・アーキテクチャ技術を開発する．また，MTJへの書き込みエネルギーを大幅に削減できるアーキテクチャを開発して，PGの時間的細粒度化を行い，高効率に待機時電力を削減できるNV-SRAMの基盤技術を構築する．
本年度は，昨年度実施したFinFETを用いた低電圧駆動NV-SRAMセルの検討結果をベースにして0.5VでSRAMの通常動作とMTJへの書き込みの両方が可能なセル・アーキテクチャを確立して，そのPG性能を詳細に評価した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
NV-SRAMには強磁性トンネル接合（MTJ）を6Tセルの記憶ノードにトランジスタを介して接続したセルを用いた．はじめに，昨年度と開発したセル設計法に基づき，0.5Vの電源電圧で MTJへのストア電流値とSRAMの全動作に関するstatic noise margin(SNM)を指標に用い，さらにデバイスのローカルランダムばらつき解析から6σの極めて低い不良率を満たすようにセルの設計を行った．次に，このセルを用いてPGの解析を行った．
PG性能の評価は，スタンバイ時間(tSB)の分布関数(出現確率密度)を平均値μ，標準偏差σの正規分布で与え，tSB>BETʹの場合はPGを実施するアーキテクチャを用いた．ここで，BETʹは損益分岐時間とPGによる電源遮断およびこれから復帰するのに要する時間から決まる指標である．PGによってエネルギーの削減できるμおよびσの範囲はNV-SRAMの容量に依存するが，IoT応用に想定されるμ，σの領域で十分なエネルギー削減性能が得られることを明らかにした．また，MTJへのストア動作をスキップするアーキテクチャを導入することで，エネルギーの削減できるμ，σの領域を拡大し，より細粒度のPGを実現できることを示した．
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| Strategy for Future Research Activity |
本年度の研究開発から明らかになったPGの細粒度化の可能なストアフリー・アーキテクチャを実装できるマクロの設計を行う．このマクロの開発ではマクロ内にMTJへのストア動作を行わないブロック情報を保持し，PG時にこの情報に基づきMTJへのストア動作をスキップして優先的に電源遮断を行い，エネルギー削減効率を向上させる．開発したマクロを用いて，PG性能の評価を行う．
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