Protection of Intellectual Property on CPU+PL configuration
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20K11733
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Toyohashi University of Technology |
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Principal Investigator |
市川 周一 豊橋技術科学大学, 工学(系)研究科(研究院), 教授 (70262855)
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| Project Period (FY) |
2020-04-01 – 2024-03-31
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| Project Status |
Granted (Fiscal Year 2022)
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| Budget Amount *help |
¥4,420,000 (Direct Cost: ¥3,400,000、Indirect Cost: ¥1,020,000)
Fiscal Year 2022: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
Fiscal Year 2021: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
Fiscal Year 2020: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
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| Keywords | プログラマブルロジック(PL) / 動的部分再構成(DPR) / 難読化 / 乱数生成 / 再構成可能論理 / FPGA / 組込みシステム |
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| Outline of Research at the Start |
制御システムや組込みシステムには貴重な知的財産が含まれている．ソフトウェアは複製や解析が容易であるため，ソフトウェアの一部を論理回路化して隠蔽することにより，知的財産を保護することができる．近年普及した，CPUにプログラマブル論理（PL）が付加されたシステムでは，ソフトウェアの柔軟性を保ちつつ知財を保護できる．本研究の目的は，(1)組込み・制御ソフトウェアをCPU＋PL構成上で実装し動作させる方法を確立すること，(2)実装コストを含めた定量指標により，PL部に実装する部分を自動で選択すること，(3)知財保護のため，攻撃者による解析や剽窃を防ぐ技術を導入すること，である．
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| Outline of Annual Research Achievements |
本研究の目的は，(1) 組込み・制御ソフトウェアをCPU＋PL構成上で実装し動作させる方法を確立すること，(2) 実装コストを含めた定量指標によりPL部に実装する部分を自動で選択すること，(3) 知財保護のため攻撃者による解析や剽窃を防ぐ技術を導入すること，の3点である．
目的(1)については2020年度に学術論文１件が掲載されたので，2021年度は目的(2)と(3)にウエイトを置いて研究を進めた．
目的(2)については，2021年度に研究会で発表し（岩原ら2022），2022年度に学術論文とした出版された（岩原ら2023）．この研究では，高位合成可能なソフトプロセッサに専用命令を追加する方法を検討し，実装・評価を行っている．この研究では「ソフトプロセッサに専用命令を実装する際の処理の選択方法」を評価しているが，それは目的(2)「CPU+PL構成においてPL部に実装する処理を選択する」ことのひとつの実現である．またPLに実装して処理を隠蔽することと，ソフトプロセッサの専用命令として処理を隠蔽することは，目的(3) 知財保護という意味でも共通の効果を持つ．
その他，2022年度はオンライン品質保持回路をもつ真性乱数(True Random Number)生成回路について，国際会議1件(Oya et al. 2022)と学術論文1件（藤枝ら2023）が出版された．また実質的に予測不能な乱数(Unpredictable Random Number)の生成法に関する学術論文2件が出版された（千葉・市川2023，鴨狩・市川2023）．これらの研究は，セキュリティ応用に必須の乱数生成器について扱っている．乱数を利用した知財保護方式に適用することを期して，研究を進めている．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
2020～22年度に学術論文7本と国際会議4本が発表済で，その意味では概ね順調に研究が進んでいるといえる．しかしながら2020～22年度はコロナウイルス流行により大学での研究活動が制約を受けたため，研究協力者（指導学生）の作業が期待通りに進んだとはいえない状況である．状況に適応しつつ研究に邁進した結果，平常の研究進捗に戻りつつあるが，これまでの遅れを挽回するには至っていない．
研究目的(1)については，Zync-7000における実装と評価が行われ，結果が論文として発表済である．そこでコロナ禍の研究環境も考慮し，目的(1)の優先順位を少し下げて，その分の人員と時間を目的(2)(3)に振り向けて研究を加速した．
その結果，応用ソフトウェアの一部を高位合成してプロセッサ内部に（専用回路・専用命令として）実装する研究が一定の進捗を達成し，2021年度に研究会発表，2022年度に学術論文が出版された．またこれまでの研究成果を踏まえて，本手法をRISC-Vアーキテクチャのソフトコアプロセッサに実装する方法について検討を行った．その成果は電子情報通信学会総合大会で発表した（坂東・市川2022）．
研究目的(3)については，研究環境を更新するための基礎的検討を行った．これまでの研究では高位合成にオープンソースのLegUp 4.0を用いてきたが，LegUpは商用化を経てMicroChip Technologyに買収され（2020年10月），今後の研究利用が難しくなった．そこで2021年度は幾つかの高位合成システムを試用・評価し，その結果を電子情報通信学会総合大会で発表した（小倉・市川2022）．2022年度は，より良いハードウェア難読化処理手順を検討し，電気学会全国大会で発表した（小倉・市川2023）．その他，論理回路を保護する手法の基礎となる乱数生成回路についても論文発表を行った．
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| Strategy for Future Research Activity |
研究目的(1)については，いちおう実装評価まで進んでいるが，FPGAの世代更新は速いため新基盤・新品種での実装評価を検討したい．これにより研究の競争力と実用性が向上することが期待される．
研究目的(2)については，2022年度に引き続きRISC-Vアーキテクチャを用いて専用プロセッサの高位合成を研究し，学術論文として仕上げたい．さらに本研究の評価基盤を利用して，研究目的(2)の「定量評価」を推進し，隠蔽する部分の「自動選択」について研究をすすめたい．そのために2023年度も引き続き評価基盤の刷新作業を続けてゆく．
研究目的(3)については，2020年度の修士論文（山田2021）を学術論文として投稿したい．ただし進捗状況欄にも述べた通り，ハードウェア難読化の処理手順を再構築する必要があるため，2023年度内にBambu HLSとoLLVMを接続して難読化論理回路を生成する手法を確立したい．
2020～22年度は，目的(3)の難読化と並行して，ハードウェアIP保護手法の一つであるLogic Lockingについて試験的評価を行ったが，まだ論文発表に至っていない．2023年度はLogic Lockingの安全性を検証するため，SAT攻撃の手法についても研究をすすめてゆく．
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Report
(3 results)
Research Products
(57 results)
