大規模AIシステムを想定した誘電体導波路によるチップ間通信技術基盤の確立

• Project/Area Number: 21H03406
• Research Category: Grant-in-Aid for Scientific Research (B)
• Allocation Type: Single-year Grants
• Section: 一般
• Review Section: Basic Section 60040:Computer system-related
• Research Institution: The University of Tokyo
• Principal Investigator: 飯塚 哲也 東京大学, 大学院工学系研究科(工学部), 准教授 (10552177)
• Project Period (FY): 2021-04-01 – 2024-03-31
• Project Status: Granted (Fiscal Year 2023)
• Budget Amount: ¥17,290,000 (Direct Cost: ¥13,300,000、Indirect Cost: ¥3,990,000); Fiscal Year 2023: ¥5,070,000 (Direct Cost: ¥3,900,000、Indirect Cost: ¥1,170,000); Fiscal Year 2022: ¥7,150,000 (Direct Cost: ¥5,500,000、Indirect Cost: ¥1,650,000); Fiscal Year 2021: ¥5,070,000 (Direct Cost: ¥3,900,000、Indirect Cost: ¥1,170,000)
• Keywords: 集積回路 / ミリ波 / 導波路 / 位相同期回路 / アナログ・デジタル変換回路

Outline of Research at the Start

本研究では、より大規模化するAIモジュール等への応用を想定し、従来の金属配線層の代わりにプラスチックなどの誘電体材料を導波路として利用した通信路を設けることで、近年の微細集積回路技術によって効率よく利用可能となったミリ波帯(30~300GHz)を活用した広帯域の通信経路を確保するとともに実装の柔軟性向上とコスト低減を目指し、AIモジュールの高効率化・高性能化につながる方式を提案する。

Outline of Annual Research Achievements

本研究では、より大規模化するAIモジュール等への応用を想定し、従来の金属配線層の代わりにプラスチックなどの誘電体材料を導波路として 利用した通信路を設けることで、近年の微細集積回路技術によって効率よく利用可能となったミリ波帯(30~300GHz)を活用した広帯域の通信経 路を確保するとともに実装の柔軟性向上とコスト低減を目指し、AIモジュールの高効率化・高性能化につながる方式を提案する。理論と実測に 立脚しながら与えられた集積技術下での最適設計指針を構築し、その指針に基づいてチップ間通信システムを実現することで、提案する実装お よび通信方式の高い通信速度と信頼性を実証するとともに、必要とされる要素技術とそれらの最適設計手法に関する学術基盤を確立することを目的とする。

広帯域通信に向けた位相同期回路およびアナログ・デジタル変換（ADC）回路等について要素技術の検討を進め、それら提案技術の有効性を明らかにするための設計検証を行った。位相同期回路においては複数のループ構造を採用し、回路内部で発生する量子化雑音をフィルタリングすることで、複雑なデジタル補正を用いることなく、集積回路の製造時のばらつきや環境変動による性能への影響を抑えることが出来る新規アーキテクチャを提案し、実測によりその効果を実証した。ADC回路においてはタイムインターリーブ構造による高速化とその最適設計指針についての検討を行い、広帯域かつ高精度を達成するための回路設計を行った。その成果を基に、より高効率のADC回路アーキテクチャを検討、提案しておりその有効性検証のための回路設計を進めている。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

広帯域通信に向けた位相同期回路およびアナログ・デジタル変換回路等について、最適設計指針を確立し複数の新規構造を提案している。またそれら提案技術の有効性を明らかにするための設計検証を進めるとともに、実測評価による有効性の検証が順調に進展し複数の論文発表にも繋がっている。

Strategy for Future Research Activity

前述の通り、広帯域通信に向けた複数の回路構造についてそれらの理論的解析に基づく最適設計指針の確立と新規構造の提案、それらの有効性の確認が進展している。今後も継続して新規構造の最適回路設計と実測評価による有効性の検証を進め、高い効率を達成する通信回路技術基盤の確立を推進する。

Research Products

• [Journal Article] 4-Cycle-Start-Up Reference-Clock-Less Digital CDR Utilizing TDC-Based Initial Frequency Error Detection with Frequency Tracking Loop (2022)
  • Author(s): IIZUKA Tetsuya、CHIN Meikan、NAKURA Toru、ASADA Kunihiro
  • Journal Title: IEICE Transactions on Electronics Volume: E105.C Issue: 10 Pages: 544-551
  • DOI: 10.1587/transele.2021CTP0001
  • ISSN: 0916-8524, 1745-1353
  • Year and Date: 2022-10-01
  • Peer Reviewed / Open Access
• [Journal Article] Analysis and simulation of MOSFET-based gate-voltage-independent capacitor (2022)
  • Author(s): S. Li, N. Ojima, Z. Xu, and T. Iizuka
  • Journal Title: Japanese Journal of Applied Physics (JJAP) Volume: 1 Issue: 6 Pages: 1-13
  • DOI: 10.35848/1347-4065/ac6406
  • Peer Reviewed / Open Access
• [Journal Article] Analysis of Offset Spurs in Phase-Locked-Loops Employing Harmonic-Mixer-Based Feedback With Sample-and-Hold Operation (2022)
  • Author(s): Osada Masaru、Xu Zule、Shibata Ryoya、Iizuka Tetsuya
  • Journal Title: IEEE Transactions on Circuits and Systems I: Regular Papers Volume: 69 Issue: 12 Pages: 5072-5084
  • DOI: 10.1109/tcsi.2022.3206837
  • Peer Reviewed / Int'l Joint Research
• [Journal Article] Analysis of strong-arm comparator with auxiliary pair for offset calibration (2022)
  • Author(s): S. Li, Z. Xu, and T. Iizuka
  • Journal Title: Springer Journal of Analog Integrated Circuits and Signal Processing Volume: 110 Issue: 3 Pages: 535-546
  • DOI: 10.1007/s10470-022-01992-6
  • Peer Reviewed / Open Access
• [Journal Article] A fractional-N MASH2-k FDC phase-locked loop architecture enabling higher-order quantisation noise shaping (2022)
  • Author(s): R. Iwashita, Z.Xu, M. Osada, and T. Iizuka
  • Journal Title: IET Electronics Letters Volume: 58 Issue: 7 Pages: 274-276
  • DOI: 10.1049/ell2.12436
  • Peer Reviewed / Open Access
• [Journal Article] Integrated On-Silicon and On-glass Antennas for Mm-Wave Applications (2021)
  • Author(s): Mai-Khanh Nguyen Ngoc、Iizuka Tetsuya、Asada Kunihiro
  • Journal Title: REV Journal on Electronics and Communications Volume: 11 Pages: 8-15
  • DOI: 10.21553/rev-jec.267
  • Peer Reviewed / Open Access
• [Journal Article] An All-Standard-Cell-Based Synthesizable SAR ADC with Nonlinearity-Compensated RDAC (2021)
  • Author(s): Z. Xu, N. Ojima, S. Li, and T. Iizuka
  • Journal Title: IEEE Transactions on Very Large Scale Integration (VLSI) Systems Volume: 29 Issue: 12 Pages: 2153-2162
  • DOI: 10.1109/tvlsi.2021.3122027
  • Peer Reviewed / Open Access
• [Presentation] SiGe BiCMOS 130nmプロセスを用いた300GHz帯電力増幅回路の設計 (2023)
  • Author(s): 堀川 貴道, 加納 創太, 飯塚 哲也
  • Organizer: 電子情報通信学会 総合大会
• [Presentation] An All-Standard-Cell-Based Synthesizable SAR ADC with Nonlinearity-Compensated RDAC (2022)
  • Author(s): Zule Xu, Naoki Ojima, Shuowei Li and Tetsuya Iizuka
  • Organizer: IEEE International Symposium on Circuits and Systems (ISCAS)
  • Int'l Joint Research
• [Presentation] A Charge-Redistribution Multi-Bit Stochastic-Resonance ADC Enhancing SNDR for Weak Input Signal (2022)
  • Author(s): Ryoya Shibata, Zule Xu, Yasushi Hotta, Hitoshi Tabata and Tetsuya Iizuka
  • Organizer: IEEE International Symposium on Circuits and Systems (ISCAS)
  • Int'l Joint Research
• [Presentation] A 10-GHz Inductorless Cascaded PLL with Zero-ISF Subsampling Phase Detector Achieving －63-dBc Reference Spur, 175-fs RMS Jitter and －240-dB FOMjitter (2022)
  • Author(s): Zunsong Yang, Zule Xu, Masaru Osada and Tetsuya Iizuka
  • Organizer: IEEE Symposium on VLSI Technology and Circuits Digest of Technical Papers
  • Int'l Joint Research
• [Presentation] 140-GHz Energy-Efficient OOK Receiver using Self-Mixer-Based Power Detector in 65nm CMOS (2022)
  • Author(s): Nguyen Ngoc Mai-Khanh, Daisuke Yamazaki and Tetsuya Iizuka
  • Organizer: IEEE International Conference on IC Design and Technology (ICICDT)
  • Int'l Joint Research / Invited
• [Presentation] An Inductorless Fractional-N PLL Using Harmonic-Mixer-Based Dual Feedback and High-OSR Delta-Sigma-Modulator with Phase-Domain Filtering (2022)
  • Author(s): Masaru Osada, Zule Xu and Tetsuya Iizuka
  • Organizer: IEEE European Solid-State Circuits Conference (ESSCIRC)
  • Int'l Joint Research
• [Presentation] Does AI make analog automation different? (2022)
  • Author(s): Tetsuya Iizuka and Nobukazu Takai
  • Organizer: IEEE Asian Solid-State Circuits Conference (A-SSCC) Panel Discussion
  • Int'l Joint Research / Invited
• [Presentation] 伝送線路によるステージ間整合を応用したSiGe 130nmプロセスによる150GHz発振器の設計 (2022)
  • Author(s): 加納 創太, 飯塚 哲也
  • Organizer: 電子情報通信学会 LSIとシステムのワークショップ2022
• [Presentation] A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with －80-dBc Reference Spur (2022)
  • Author(s): 徐 祖楽, 長田 将, 飯塚 哲也
  • Organizer: 電子情報通信学会 技術研究報告
  • Invited
• [Presentation] ソフトウェア無線のための広帯域受信機向け集積回路技術 (2022)
  • Author(s): 飯塚 哲也
  • Organizer: 電子情報通信学会 ソサイエティ大会
  • Invited
• [Presentation] 帯域内位相雑音の低減に向けた3次MASH型ΔΣFDCに基づくデジタル位相同期回路の設計 (2022)
  • Author(s): 岩下僚我, 徐祖楽, 長田将, 柴田凌弥, 熊野陽, 飯塚哲也
  • Organizer: 電子情報通信学会 技術研究報告
• [Presentation] CMOS A/D 変換回路のシステマティック設計手法 (2022)
  • Author(s): 飯塚 哲也, Hao Xu, Asad Abidi
  • Organizer: 電子情報通信学会 総合大会
  • Invited
• [Presentation] Nyquist A/D Converter Design in Four Days (2021)
  • Author(s): Tetsuya Iizuka, Hao Xu and Asad A. Abidi
  • Organizer: IEEE Symposium on VLSI Circuits
  • Int'l Joint Research / Invited
• [Presentation] A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with -80-dBc Reference Spur (2021)
  • Author(s): Zule Xu, Masaru Osada and Tetsuya Iizuka,
  • Organizer: IEEE Symposium on VLSI Circuits
  • Int'l Joint Research
• [Presentation] Shock-Wave Transceiver Integration for mm-Wave Active Sensing Applications (2021)
  • Author(s): Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka and Kunihiro Asada
  • Organizer: IEEE International Conference on IC Design and Technology (ICICDT)
  • Int'l Joint Research / Invited
• [Presentation] A Tutorial on Systematic Design of CMOS A/D Converters: Illustrated by a 10 b, 500 MS/s SAR ADC with 2 GHz RBW (2021)
  • Author(s): Tetsuya Iizuka, Hao Xu and Asad A. Abidi
  • Organizer: IEEE European Solid-State Circuits Conference (ESSCIRC)
  • Int'l Joint Research / Invited
• [Patent(Industrial Property Rights)] Ａ／Ｄコンバータ、アナログ／デジタル変換方法 (2022)
  • Inventor(s): 飯塚 哲也, 柴田 凌弥
  • Industrial Property Rights Holder: 国立大学法人東京大学
  • Industrial Property Rights Type: 特許
  • Industrial Property Number: 2022-185120
  • Filing Date: 2022