| Project/Area Number |
21H04868
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| Research Category |
Grant-in-Aid for Scientific Research (A)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Review Section |
Medium-sized Section 60:Information science, computer engineering, and related fields
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| Research Institution | Tohoku University |
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Principal Investigator |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
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| Co-Investigator(Kenkyū-buntansha) |
夏井 雅典 東北大学, 電気通信研究所, 准教授 (10402661)
今井 雅 弘前大学, 理工学研究科, 教授 (70323665)
米田 友洋 国立情報学研究所, アーキテクチャ科学研究系, 教授 (30182851)
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| Project Period (FY) |
2021-04-05 – 2025-03-31
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| Project Status |
Granted (Fiscal Year 2024)
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| Budget Amount *help |
¥42,120,000 (Direct Cost: ¥32,400,000、Indirect Cost: ¥9,720,000)
Fiscal Year 2024: ¥6,890,000 (Direct Cost: ¥5,300,000、Indirect Cost: ¥1,590,000)
Fiscal Year 2023: ¥13,390,000 (Direct Cost: ¥10,300,000、Indirect Cost: ¥3,090,000)
Fiscal Year 2022: ¥6,890,000 (Direct Cost: ¥5,300,000、Indirect Cost: ¥1,590,000)
Fiscal Year 2021: ¥14,950,000 (Direct Cost: ¥11,500,000、Indirect Cost: ¥3,450,000)
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| Keywords | IoT応用 / 不揮発性ロジック / 非同期式回路 / ダイ・ハード回路 / 脳型ハードウェア / 高速・低電力回路技術 / ロジックLSI / MTJデバイス / はらつき補正機能 / ばらつき補正機能 |
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| Outline of Research at the Start |
不揮発記憶素子を用いた不揮発性ロジックや非同期式ロジックなどポストCMOSロジックによる高速・超低消費電力性を生かしつつ，そのLSI実装上不可欠な製造ばらつき等に対する正常動作を補償する頑健な回路技術の基盤を開発する．特に，IoT応用として社会実装するためには，実世界環境への適用性が必須となる．そのため，実世界環境の変化に応じて回路動作が自律的に最適化できるダイ・ハードな回路技術の基盤技術を構築する．
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| Outline of Annual Research Achievements |
電力消費の増大によるAI（artificial intelligence）ハードウェア実現の壁を克服し，さらなる性能向上（エネルギー効率の向上）を達成してIoT（Interne-of-Things）応用展開をより一層推進するためには，従来型同期式ディジタルCMOS回路技術一辺倒でなく，不揮発記憶素子を用いた不揮発性ロジックや非同期式ロジックなどポストCMOSロジックを併用し，CMOSロジックの優位性（広い動作マージンを有する安定動作）との相乗効果を追求するアプローチが重要である．本課題では，ポストCMOSロジックによる高速・超低消費電力性を生かしつつ，そのLSI実装上不可欠な製造ばらつき等に対する正常動作を補償する頑健な回路技術の基盤を開発する．特に，IoT応用として社会実装するためには，実世界環境への適用性が必須となる．そのため，実世界環境の変化に応じて回路動作が自律的に最適化できるダイ・ハードな回路技術の基盤技術を構築することを目的としている．
上記の研究課題を解決するため，本年度の具体的な取組として，以下の研究項目に着手した．
１）まず，前年度まで検討した「補正機能を有する回路モデル」について，その具体的なトランジスタ回路の構成を考案した．
２）上述した回路構成について，回路シミュレータ等を用いて，その回路動作の正当性と動作性能を評価した．
３）加えて，集積回路チップとしての物理情報（回路レイアウト設計など）の構築へ向けた準備を進めた．
上述した取組をや考案した回路構成の手法と性能等に関して，学術論文等にて研究成果を発表した．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
コロナ禍が続き，大学への出入りが制約された状況が続いていたため，提案の集積回路チップの設計が遅れ，チップ試作費等（チップ試作費：8,000千円）を翌年度へ再度繰り越す手続きをした．しかし，その再繰越は認められなかった．そのため，集積回路チップの試作を通じた回路動作とその性能評価は断念し，FPGA等による動作検証に変更して研究計画を練り直すこととした．
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| Strategy for Future Research Activity |
上述したように，集積回路チップによる回路動作の性能評価は断念し，FPGA等による動作検証に変更して研究計画を練り直すこととした．FPGAを用いることにより，回路の詳細な性能は評価できないものの，実現すべき所望の回路の機能レベルでの動作検証は可能となる．また，回路機能の検証ができれば，それに対応した回路構成もおおよそ特定することも可能である．上記の計画変更にて，次年度以降の研究開発に取り組む予定である．
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