Development of a high-speed and ultra-low-power die-hard logic LSI fundamental technology for IoT applications
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21H04868
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| Research Category |
Grant-in-Aid for Scientific Research (A)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Review Section |
Medium-sized Section 60:Information science, computer engineering, and related fields
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| Research Institution | Tohoku University |
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Principal Investigator |
羽生 貴弘 東北大学, 電気通信研究所, 教授 (40192702)
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| Co-Investigator(Kenkyū-buntansha) |
夏井 雅典 東北大学, 電気通信研究所, 准教授 (10402661)
今井 雅 弘前大学, 理工学研究科, 教授 (70323665)
米田 友洋 国立情報学研究所, アーキテクチャ科学研究系, 教授 (30182851)
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| Project Period (FY) |
2021-04-05 – 2025-03-31
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| Project Status |
Granted (Fiscal Year 2024)
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| Budget Amount *help |
¥42,120,000 (Direct Cost: ¥32,400,000、Indirect Cost: ¥9,720,000)
Fiscal Year 2024: ¥6,890,000 (Direct Cost: ¥5,300,000、Indirect Cost: ¥1,590,000)
Fiscal Year 2023: ¥13,390,000 (Direct Cost: ¥10,300,000、Indirect Cost: ¥3,090,000)
Fiscal Year 2022: ¥6,890,000 (Direct Cost: ¥5,300,000、Indirect Cost: ¥1,590,000)
Fiscal Year 2021: ¥14,950,000 (Direct Cost: ¥11,500,000、Indirect Cost: ¥3,450,000)
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| Keywords | IoT応用 / 高速・低電力回路技術 / ロジックLSI / 不揮発性ロジック / 非同期式回路 / ダイ・ハード回路 / MTJデバイス / はらつき補正機能 / ばらつき補正機能 |
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| Outline of Research at the Start |
不揮発記憶素子を用いた不揮発性ロジックや非同期式ロジックなどポストCMOSロジックによる高速・超低消費電力性を生かしつつ，そのLSI実装上不可欠な製造ばらつき等に対する正常動作を補償する頑健な回路技術の基盤を開発する．特に，IoT応用として社会実装するためには，実世界環境への適用性が必須となる．そのため，実世界環境の変化に応じて回路動作が自律的に最適化できるダイ・ハードな回路技術の基盤技術を構築する．
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| Outline of Annual Research Achievements |
電力消費の増大によるAI（artificial intelligence）ハードウェア実現の壁を克服し，さらなる性能向上（エネルギー効率の向上）を達成してIoT（Internet-of-Things）応用展開をより一層推進するためには，従来型同期式ディジタルCMOS回路技術一辺倒でなく，不揮発記憶素子を用いた不揮発性ロジックや非同期式ロジックなどポストCMOSロジックを併用し，CMOSロジックの優位性（広い動作マージンを有する安定動作）
との相乗効果を追求するアプローチが重要である．本課題では，ポストCMOSロジックによる高速・超低消費電力性を生かしつつ，そのLSI実装上不可欠な製造ばらつき等に対する正常動作を補償する頑健な回路技術の基盤を開発する．特に，IoT応用として社会実装するためには，実世界環境への適用性が必須となる．そのため，実世界環境の変化に応じて回路動作が自律的に最適化できるダイ・ハードな回路技術の基盤技術を構築することを目的としている．
この研究課題の遂行へ向けた本年度の具体的な取組として，以下の研究項目に着手した．
１）まず，非同期式回路などポストCMOS回路に関して，先端的なLSI製造技術動向も見据えた課題抽出を行った．
２）また，ポストCMOS回路の動作ばらつきの実態調査とはらつき補正機能回路のモデル化を行った．具体的には，トランジスタの重要なパラメータである「しきい値電圧」について，そのばらつきの影響が顕著な典型的回路構成として，差動型アンプを取り上げ，その基本動作のモデル化について検討した．このモデル化については，しきい値電圧ばらつきの影響が出る基本原理とそれを解決する補正回路構成の基本原理について検討を進めた．③上記回路モデルについて，雛形チップ試作による実証へ向けたチップ設計を行う計画だった．
しかしながら，コロナ禍のため半導体の供給が制限されたため，チップ設計へ向けた半導体製造工程に関する手続きを繰り越す結果となった．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
本研究課題の実施へ向けた研究動向調査や基本ゲートとなる回路機能のモデル化等は適切に進めることが出来たが，構築した回路モデルの動作を検証するための半導体チップ試作による動作検証が，コロナ禍による半導体供給不足の影響により次年度へ繰り越すこととなったため．
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| Strategy for Future Research Activity |
令和３年度に引き続き，令和４年度もコロナ禍が継続している状況であるが，引き続き，半導体の供給不足の状況を確認しながら，研究課題の遂行に努める予定である．
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Report
(2 results)
Research Products
(7 results)
