| Project/Area Number |
21J10272
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Review Section |
Basic Section 21050:Electric and electronic materials-related
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| Research Institution | The University of Tokyo |
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Principal Investigator |
隅田 圭 東京大学, 工学系研究科, 特別研究員(DC2)
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| Project Period (FY) |
2021-04-28 – 2023-03-31
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| Project Status |
Completed (Fiscal Year 2022)
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| Budget Amount *help |
¥1,500,000 (Direct Cost: ¥1,500,000)
Fiscal Year 2022: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2021: ¥800,000 (Direct Cost: ¥800,000)
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| Keywords | CMOS / MOSFET / 移動度 / 表面ラフネス散乱 / Si / Ge / InAs / クライオCMOS / 極薄膜チャネル / 界面準位 |
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| Outline of Research at the Start |
高度に発達したSi集積回路、並びにSi光回路のプラットフォーム上へ、異なる材料のIII-V族半導体を転写する技術を適用することで、3次元的に集積されたIII-V族半導体素子によってSiのみでは実現不可能な新たな回路機能の創生・及び素子集積度の向上を目指す. 具体的にはInAsが薄膜において最も電子伝導が有利な構造を理論・実験的に明らかにし, これをSiトランジスタ上へと集積することによって3次元集積CMOSの実現を目指す. さらにSi導波路とInAs受光器を組み合わせ, 出力信号をInAsトランジスタで直接増幅することで, 高感度かつ高速な受光システムの創生を目指す.
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| Outline of Annual Research Achievements |
将来のロジックCMOSに採用されナノシート世代のチャネル構造において、支配的な散乱機構である表面ラフネス散乱の定量的理解について取り組んだ。まず、表面ラフネス散乱の従来モデルの課題であった定量性を改善するべく、散乱の強烈な非線形性を考慮することの出来るモデルを新たに提案した。我々の提案モデルによって、TEM等と整合する現実的なパラメータでSi, Ge, InAs nMOSFETの移動度が説明出来ることを実証した。本提案モデルでは明らかではなかった、MOSFETの移動度の実効電界に対するユニバーサリティが成立する起源や、4KのクライオMOSFETの移動度に特有の遮蔽効果とtail statesが与える影響を明らかにし、Si MOSFETの移動度の定量的理解に大幅に貢献した。
さらに、新たに提案した定量性に優れる表面ラフネス散乱のモデルを用いることで、様々な材料と面方位を組み合わせた極薄膜チャネル中の電子移動度を計算して比較することにより、将来のCMOS応用上重要な2-3 nmの膜厚において高い移動度の得られるチャネル構造が、異方的な電子谷を有する(111) InAsや(111) Geであることを明らかにした。本成果は、当研究グループが取り組んできた極薄膜InAsやGeチャネルの移動度の定量的理解を与えただけでなく、究極的なスケーリングの為のチャネル候補と大きく注目される2次元材料に対し、従来の3次元半導体が2 nmという極薄膜においても2次元材料よりも高い移動度が得られることを示したことと、今後のCMOSにおける極薄膜チャネル設計指針を明確化した、深い学術的意義を有する研究内容と言える。
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| Research Progress Status |
令和4年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
令和4年度が最終年度であるため、記入しない。
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