| Project/Area Number |
21J10430
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Single-year Grants |
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| Section | 国内 |
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| Review Section |
Basic Section 21060:Electron device and electronic equipment-related
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
塩津 勇作 東京工業大学, 工学院, 特別研究員(DC2)
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| Project Period (FY) |
2021-04-28 – 2023-03-31
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| Project Status |
Completed (Fiscal Year 2022)
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| Budget Amount *help |
¥1,500,000 (Direct Cost: ¥1,500,000)
Fiscal Year 2022: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2021: ¥800,000 (Direct Cost: ¥800,000)
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| Keywords | CMOS / SRAM / ニューラルネットワークアクセラレータ / Processing-in-memory / パワーゲーティング / エネルギー最小点動作 / 低消費電力 / 動作時電力 / 待機時電力 |
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| Outline of Research at the Start |
本研究では、Always-on/-awareの機能を有するスマートモバイルデバイス用SoCにおけるDVFSによる動作時電力削減およびパワーゲーティングによる待機時電力削減、どちらにおいてもその制約要因となるSRAMなどの記憶回路に着目して、SoCの超低消費電力化を実現する。
具体的には、バックグラウンドでの消費エネルギー最小点となるエネルギー極小点電圧(Vmin)動作によるDVFSを用いた大幅な動作時電力の削減、超低電圧（ULV）リテンションを用いた高効率のPGによる待機時電力の大幅な削減を実現し、さらに、通常電源電圧の供給下では従来の高性能を維持できるメモリシステムの基盤技術を創出する。
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| Outline of Annual Research Achievements |
本年度は前年度設計した3M-SRAMを用いたProcessing-in-memory(PIM)型ニューラルネットワーク(NN)アクセラレータマクロの設計およびその性能評価・検証を中心に研究を進めた．NNのアーキテクチャには2値化NN(BNN)を用いた．開発したPIM型BNNアクセラレータ(BNA)マクロは重みデータとバイアスデータを3M-SRAMマクロに格納する．メモリ部に3M-SRAMを用いることで，通常のSRAMでは実現できないエネルギー最小点(EMP)での動作が可能となり，さらに0.2V程度の超低電圧（ULV）でデータ保持を行うULVリテンションを用いたパワーゲーティング（PG）も導入できる．また，このBNAマクロを用いれば，任意のサイズ・形状のネットワークを複数マクロで構成できる．
BNAマクロの性能を寄生抵抗・容量を考慮した高速SPICEによる大規模シミュレーションにより評価を行った．開発したBNAマクロは0.2VのULVリテンションを用いた実質的なPGによって，待機時電力を84%削減できることを示した．さらに，0.4VのEMP動作により動作時電力を通常電圧動作(1.2V)と比べて1/100にまで削減できることを示した．3M-SRAMのEMP動作に基づく推論によって，エネルギー効率(TOPS/W)は最大化し，許容される積和演算の並列数も大幅に増大されることから，演算能力(TOPS)も飛躍的に向上できることを示した．例えば，通常電圧動作時に比べて，演算性能(TOPS)が同じであれば，1/10程度の消費電力で済み，消費電力が同じであれば，10倍程度の演算性能を実現できる．全結合層を用いたベンチマークから，このBNAマクロを用いれば，並列数に応じて0.5-4TOPSの高い演算能力を61-65TOPS/Wの高いエネルギー効率で実現できることを明らかにした．
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| Research Progress Status |
令和4年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
令和4年度が最終年度であるため、記入しない。
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