SiC-MOS界面特有の散乱体の起源検証とその抑制によるチャネル抵抗低減
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21K04166
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 21050:Electric and electronic materials-related
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| Research Institution | National Institute of Advanced Industrial Science and Technology |
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Principal Investigator |
染谷 満 国立研究開発法人産業技術総合研究所, エネルギー・環境領域, 主任研究員 (60783644)
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| Co-Investigator(Kenkyū-buntansha) |
平井 悠久 国立研究開発法人産業技術総合研究所, エネルギー・環境領域, 研究員 (10828122)
升本 恵子 国立研究開発法人産業技術総合研究所, エネルギー・環境領域, 主任研究員 (60635324)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Project Status |
Completed (Fiscal Year 2023)
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| Budget Amount *help |
¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000)
Fiscal Year 2023: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2022: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
Fiscal Year 2021: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
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| Keywords | シリコンカーバイド / 電界効果トランジスタ / チャネル移動度 / 散乱 / 原子的平坦界面 / プロセスインテグレーション / 原子的平坦面 / SiC / MOS界面 / 原子的平坦化 / パワーデバイス / MOSFET / 移動度 |
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| Outline of Research at the Start |
SiC-MOS界面(SiO2/SiC界面)においてチャネル抵抗が物性値から期待される値に到達しない要因は、従来のSiモデルにはない特異な散乱体がMOS界面に多量に存在することにある。そこで本研究では、SiCの伝導帯下端はミクロ構造バラつきにより揺らぐという特異な性質を持つことに着目し、原子的平坦なMOS界面を有するSiC-MOSFETを創出することで、SiC-MOS界面の特異な散乱体の起源検証とチャネル抵抗の低減を目指す。そのための手法として、SiC表面の原子的平坦化技術および平坦性を維持したままMOSFETを作製する技術を確立し、可動電子密度および可動電子移動度の評価を行う。
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| Outline of Annual Research Achievements |
SiCを用いたパワーMOSFETにおいて、チャネル抵抗が物性から期待される値よりも小さいことが普及を妨げる課題となっている。本研究では、チャネル抵抗を低減させる二大要素(界面トラップ、界面散乱)のうち、代表者が提唱したSiC-MOS界面特有の界面散乱源のメカニズム検証と、それを低減することによりチャネル抵抗を改善するプロセス開発を目指した。
まず、SiCの非基底面であるa面MOSFETにおいて、Wet酸化が特異に電界効果移動度を向上させることに着目し、同じく非基底面であるm面との比較、及び従来法であるNO酸化との比較を行った。その結果、a面に対してWet酸化を行った試料は他の試料と比較して界面トラップ量は同等である一方、界面散乱が少ないことが分かった。AFMを用いて界面の原子レベルでの平坦性を調査したところ、a面Wet品は有意に界面ラフネスが少ないことがわかり、SiC-MOS界面特有の散乱減は原子的な構造揺らぎに起因することを明らかにした。
次にSiCは超高温下で熱処理を施すことにより、マクロステップと原子的平坦な広いテラスにより構成される表面を形成できることに着目し、原子的平坦界面を有するMOSFET試作のプロセスを検討した。SiC表面を原子的に平坦化しても数nm程度の微量酸化で、平坦性が大幅に劣化することを明らかにし、それを解決するために原子的な表面を形成後、SiCを酸化させずにMOSFETを試作するプロセスを構築した。現時点ではMOSFET動作は示すも、チャネル抵抗の改善はみられていないが、ラマン分光及びLEEDを用いて分析した結果、その要因は平坦化プロセスに起因したグラフェンが界面に残余したためであるとつきとめている。これらの課題の対策は検討済みであり、引き続き研究を継続することで、大幅な界面ラフネス低減によるSiC界面特有の散乱の抑制は実現可能であると考えている。
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Report
(3 results)
Research Products
(2 results)
