| Project/Area Number |
21K11811
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Kyushu Institute of Technology |
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Principal Investigator |
梶原 誠司 九州工業大学, 大学院情報工学研究院, 教授 (80252592)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Project Status |
Granted (Fiscal Year 2021)
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| Budget Amount *help |
¥4,030,000 (Direct Cost: ¥3,100,000、Indirect Cost: ¥930,000)
Fiscal Year 2023: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
Fiscal Year 2022: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2021: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
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| Keywords | LSIテスト / コンカレントエラーディテクション / フォールトトレランス / VLSI設計 / 機能安全 |
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| Outline of Research at the Start |
VLSIの微細化の進展に伴い，稼働中のVLSIが外部からのノイズや劣化故障により誤動作す
るリスクが増大している。本研究では，システム運用中の論理回路の動作をリアルタイムでチェックし，回路の異常を検知するコンカレントエラーディテクション(CED)の新しい手法を開発する。研究対象とする技術は，論理回路の設計段階において，回路内部の異常値を検知するためのチェッカー回路を付加し，実際の回路の動作をチェッカーによりセルフチェックするものである．チェッカーの設計では，面積や消費電力のオーバーヘッドを小さくすることと，故障等による異常値の検出率が高くなることを目標とする．
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| Outline of Annual Research Achievements |
本研究では、システム運用中の論理回路の動作をリアルタイムでチェックし、回路の異常を検知するコンカレントエラーディテクションの新しい手法を開発する。研究対象とする技術は、論理回路の設計段階において、回路内部の異常値を検知するためのチェック回路を付加し、実際の回路の動作をチェッカーによりセルフチェックするものである。チェッカーの設計では，面積や消費電力のオーバーヘッドを小さくすることと、故障等による異常値の検出率が高くなることを目標とする。
本研究のチェック回路には、回路内部の異なる信号間に成り立つ含意関係を確認する手法を採用する。本研究では、2信号線間の含意だけでなく、3つ以上の多信号間に成り立つ含意関係も利用してチェック回路を構成する手法を構築した。また、複数の含意関係をチェック回路に利用したCED手法では達成できる故障検出率に限界があるため、次の段階として、含意関係に基づく手法では見つからない故障に対して、二線式論理によるチェック回路を検討する。それらの手法の併用により故障検出率向上させ、総合的に面積オーバーヘッドを調整可能な耐故障設計手法の実現を試みる。
ISCAS’85 ベンチマーク回路を対象に、3つ以上の多信号間に成り立つ含意抽出とチェック回路による故障検出実験を行った結果、多信号間の含意によるチェック回路の付加が検出率向上に一定の効果があることが確認できた。二線式論理によるチェック回路による実験では、2信号線間含意でチェック回路を構成する場合より、少ない面積オーバーヘッドで高い故障検出率を得られることがわかった。含意に基づくチェック回路は、その含意に関わる信号線の故障の故障検出には有効であるが、回路全体の故障検出率向上への寄与が小さい。一方で二線式論理は、適用した回路の故障を網羅的に検出できるため、全体としては高い故障検出率を得やすいといえる。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度は，予定していた下記の研究項目のうち，１と２を遂行し，３と４についても初期の結果を得ることが出来た．また，査読付き国際会議（IEEE ITC)にも論文投稿した．
【研究項目１】CEDにおける検出率の定義と評価ツールの開発： CEDでは，実際の動作で回路の出力に誤りが生じるときチェッカーが検知するかが重要で，製造テストの故障検出率では評価できない．そこで，CEDに適した検出率を定義し，検出率評価ツールを開発する．ツールの開発には，新たに導入するコンピュータを利用する．
【研究項目２】2つの信号間の含意に基づくチェッカー挿入手法の開発： 既に開発済みの2つの信号間で成り立つ含意を求める静的学習プログラムを応用し，チェカー数と検出率の関係を調査し，検出率向上に有効なチェッカー挿入箇所の基本手法を開発する．開発した手法は，ベンチマーク回路によりその有効性を評価する．
【研究項目３】3つの信号間の含意に基づくチェッカー挿入手法の開発： 2つの信号間の含意で検出率が上がらない箇所を対象に，開発済みの動的学習プログラムを応用して，3つの信号間の含意と検出率向上に有効なチェッカー挿入箇所の決定手法を開発する．
【研究項目４】他の手法によるチェッカー挿入手法の開発： 含意に基づくチェッカーでは検出率が向上しない箇所に対して，検出率を補完するチェッカーを開発する．全体でオーバーヘッドが元の回路の100%以下でCEDの検出率80%以上を目指す．
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| Strategy for Future Research Activity |
これまで開発した手法の改良により，処理の高速化を目指すとともに，面積オーバーヘッドの制約下での検出率向上のための新たな手法の導入を検討する．また，研究成果の学会発表を積極的に行っていきたい．
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