| Project/Area Number |
21K11812
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | The University of Aizu |
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Principal Investigator |
SAITO HIROSHI 会津大学, コンピュータ理工学部, 教授 (50361671)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Project Status |
Completed (Fiscal Year 2023)
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| Budget Amount *help |
¥3,120,000 (Direct Cost: ¥2,400,000、Indirect Cost: ¥720,000)
Fiscal Year 2023: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2022: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000)
Fiscal Year 2021: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
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| Keywords | 非同期式回路 / FPGA / 畳み込みニューラルネットワーク / プロセッサ |
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| Outline of Research at the Start |
近年、現場（エッジ）に近いデバイスにて深層学習による推論処理を行うエッジAIデバイスが注目を浴びている。本研究では、非同期式回路にて省エネルギーなエッジAIデバイスの実現を目指す。具体的には、エッジAIデバイスの中核となるプロセッサや推論アクセラレータを非同期式回路として実現する。また、現在のプロセッサや推論アクセラレータで採用されている同期式回路と比較することで、消費エネルギーに対する非同期式回路の効果をデバイス構成レベルや回路構成レベルで明らかにする。
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| Outline of Final Research Achievements |
The purpose of this research was to realize an energy efficient edge AI device using asynchronous circuits. The edge AI device consists of a processor, an accelerator, and an interface circuit connecting them. First, we designed an open-source RISC-V processor and an asynchronous binarized neural network (BNN) circuit. Next, we designed an interface circuit to connect the synchronous RISC-V processor and the asynchronous BNN circuit. Finally, an edge AI device combining all of these circuits was implemented on an FPGA and evaluated. We were able to reduce the energy consumption by about 34% compared to the case where all the circuits were synchronous circuits.
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| Academic Significance and Societal Importance of the Research Achievements |
本研究の学術的意義は、非同期式回路による省エネルギーなエッジAIデバイスの実現にある。クロック信号を用いて回路全体を制御する同期式回路は、高周波なクロック信号を広範囲に分配しようとすると、クロック信号の消費電力が非常に高くなる。この問題を解決するために、非同期式回路を利用した。一方、AI以外の処理はプロセッサで実行し、AI処理の部分を高速化のためにアクセラレータで実行するというのは、エッジデバイスでも一般的な構成である。そのため、同期式プロセッサ、非同期式アクセラレータ、及びそれらを接続するインターフェース回路を実現した上で消費エネルギーの優位性を確認した。
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