非同期式回路による省エネルギーなエッジAIデバイスの実現
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21K11812
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 教授 (50361671)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Project Status |
Granted (Fiscal Year 2022)
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| Budget Amount *help |
¥3,120,000 (Direct Cost: ¥2,400,000、Indirect Cost: ¥720,000)
Fiscal Year 2023: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2022: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000)
Fiscal Year 2021: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
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| Keywords | 非同期式回路 / FPGA / 畳み込みニューラルネットワーク / プロセッサ |
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| Outline of Research at the Start |
近年、現場（エッジ）に近いデバイスにて深層学習による推論処理を行うエッジAIデバイスが注目を浴びている。本研究では、非同期式回路にて省エネルギーなエッジAIデバイスの実現を目指す。具体的には、エッジAIデバイスの中核となるプロセッサや推論アクセラレータを非同期式回路として実現する。また、現在のプロセッサや推論アクセラレータで採用されている同期式回路と比較することで、消費エネルギーに対する非同期式回路の効果をデバイス構成レベルや回路構成レベルで明らかにする。
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| Outline of Annual Research Achievements |
二年目となる令和4年度は、非同期式回路による省エネルギーなエッジAIデバイスを実現するために、プロセッサと非同期式Binarized Neural Network (BNN)回路の通信を実現することを目標に掲げた。対象デバイスは、Field Programmable Gate Array (FPGA)である。まず、これまでに設計してきた同期式RISC-Vプロセッサと多層パーセプトロンによる非同期式BNN回路の接続を想定し、インターフェース回路を提案した。このインターフェース回路は、同期式インターフェースと非同期式インターフェースからなる。同期式インターフェースは、一般的なdouble flip-flopからなるシンクロナイザーを用いた。一方、非同期式インターフェースは、Click Elementと呼ばれる非同期式制御回路を用いた。通信プロトコルの定義、回路設計を行い、データの送受信をテスト入力として機能検証と評価（回路面積とレイテンシ）を行った。次に、評価結果を基に、提案したインターフェース回路を修正した。また、FPGAに提案したインターフェース回路を容易に実現するための設計支援ツールセットの開発を行った。この設計支援ツールセットは、設計制約生成、タイミング解析コマンド生成、タイミング検証、及び遅延調整を自動化する。そのため、開発した設計支援ツールを用いることで、提案したインターフェース回路をFPGAに設計するために必要となる設計プロセスの殆どを自動化することができる。最後に、提案するインターフェース回路と開発した設計支援ツールを用いて、同期式RISC-Vプロセッサと非同期式BNN回路の接続を行い、エッジAIデバイス全体の回路面積、実行時間、動的消費電力、および消費エネルギーを評価した。デバイス全体を同期式回路として実現したものと比べ、消費エネルギーを約34％削減することができた。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
当初計画で掲げた、プロセッサと非同期式BNN回路の通信を実現するインターフェース回路を提案したこと、同期式RISC-V、提案したインターフェース回路、非同期式BNN回路によるエッジAIデバイスのエネルギー評価と同期式回路と比較したエネルギー削減効果を確認したこと、および当初計画にないインターフェース回路の設計支援ツールセットを開発したことより、おおむね順調に進展していると判断した。
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| Strategy for Future Research Activity |
3年目となる令和5年度は、当初レジスタとメモリ量を考慮したタイミング信号分割による消費エネルギー最適化を目標に掲げたが、計画を変更する。今年度、インターフェース回路を実現したが、非同期インタフェースはデータ毎にハンドシェーク信号にてデータの転送を行うため、複数のデータを転送するときに転送時間が長くなってしまう。この問題を解決するために、複数データのバースト転送を実現するインターフェース回路を実現する。また、非同期式BNN回路としてランダムフォレストによる近似を用いた非同期式回路を実現し、エッジAIデバイス全体の消費エネルギー削減を目指す。
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Report
(2 results)
Research Products
(3 results)
