• Search Research Projects
  • Search Researchers
  • How to Use
  1. Back to previous page

Design technology for detecting IP core piracy

Research Project

Project/Area Number 21K11817
Research Category

Grant-in-Aid for Scientific Research (C)

Allocation TypeMulti-year Fund
Section一般
Review Section Basic Section 60040:Computer system-related
Research InstitutionKyoto Sangyo University

Principal Investigator

吉村 正義  京都産業大学, 情報理工学部, 教授 (90452820)

Co-Investigator(Kenkyū-buntansha) 細川 利典  日本大学, 生産工学部, 教授 (40373005)
Project Period (FY) 2021-04-01 – 2025-03-31
Project Status Granted (Fiscal Year 2023)
Budget Amount *help
¥4,030,000 (Direct Cost: ¥3,100,000、Indirect Cost: ¥930,000)
Fiscal Year 2023: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
Fiscal Year 2022: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2021: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
KeywordsIPコア流用検知 / 論理ロック / 知的財産権保護 / IPコア / トロイ回路 / 電子透かし / 論理暗号化
Outline of Research at the Start

社会の安全安心を司る社会情報基盤において,LSIは重要な部品です.近年このLSIの設計に,第三者が設計し提供するLSIの部分的な設計データ (以下 3PIPコア)が広く使われています.悪意のある設計者によって,この3PIPコアの設計データの改竄や改竄された3PIPを流通させる恐れがあります.本研究では,この改竄や誤った流用を防止するためのIPコア設計技術の開発します. 具体的には,LSIや設計データに予め混入された削除されない電子透かし回路によって,流用や改竄の検知を行い,IPコアの流用を抑止します.

Outline of Annual Research Achievements

近年LSIの設計に,第三者が設計し提供するLSIの部分的な設計データ(以下IPコア)が広く使われている.このIPコアは,ブラックボックス化された機能確認用の 設計データとホワイトボックス化された物理設計用の設計データから構成されている.しかし,ホワイトボックス化された物理設計用の設計データに基づいて, 機能確認用の設計データの逆生成を防ぐことは原理的に困難である.そのため,悪意のある設計者によって,機能確認用の設計データを逆生成され,生成された 設計データの改竄や流用の恐れがある. 本研究では,この改竄や流用を防止するためのIPコア設計技術の開発を行う.具体的には,順序回路の特定状態においてのみ起動するトロイ回路を混入する技術 と論理暗号化技術に基づいた鍵入力に応じて論理回路の振る舞いを変化させる技術によって,IPコアが不正に流用や改竄された際に,LSIや設計データに予め混 入されたトロイ回路によって,流用や改竄の検知を行い,IPコアの流用を抑止する.
本研究は,設計者のみが正しい鍵入力値の印加によって,ロックされた回路は正常に動作する. RTLにおいて論理ロック部分を設計し,機能修正回路を追加することで,攻撃者からの鍵入力を特定する攻撃への耐性を向上させる手法を開発した. 本年度は機能修正回路を拡張を行った.論理ロックによる論理回路部の修正を自然なものとするために,論理回路部の自然な修正に対する機能修正回路の生成手法を開発した.次年度はこの手法に対する攻撃体制の評価を行う.

Current Status of Research Progress
Current Status of Research Progress

4: Progress in research has been delayed.

Reason

論理ロック手法の開発に遅延が生じた.そのため,本年度は論理ロック手法を完成させ,提案手法に対する評価実験を行う.

Strategy for Future Research Activity

手法が完成しておらず,また実験が完了していない. 期間を延長し,手法の完成と実験を実施する.

Report

(3 results)
  • 2023 Research-status Report
  • 2022 Research-status Report
  • 2021 Research-status Report
  • Research Products

    (8 results)

All 2024 2023 2022 2021

All Journal Article (1 results) (of which Peer Reviewed: 1 results) Presentation (7 results) (of which Int'l Joint Research: 5 results)

  • [Journal Article] CRLock: A SAT and FALL Attacks Resistant Logic Locking Method for Controller at Register Transfer Level2024

    • Author(s)
      YOSHIMURA Masayoshi、TSUJIKAWA Atsuya、HOSOKAWA Toshinori
    • Journal Title

      IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences

      Volume: E107.A Issue: 3 Pages: 583-591

    • DOI

      10.1587/transfun.2023VLP0018

    • ISSN
      0916-8508, 1745-1337
    • Year and Date
      2024-03-01
    • Related Report
      2023 Research-status Report
    • Peer Reviewed
  • [Presentation] An Evaluation of Estimated Field Random Testability for Data Paths at Register Transfer Level Using Status Signal Sequences Based on k-Consecutive State Transitions for Field Testing2023

    • Author(s)
      Yudai Toyooka; Haruki Watanabe; Toshinori Hosokawa; Masayoshi Yoshimura
    • Organizer
      2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)
    • Related Report
      2023 Research-status Report
    • Int'l Joint Research
  • [Presentation] An Evaluation of a Testability Measure for State Assignment to Estimate Transition Fault Coverage for Controllers2023

    • Author(s)
      Toshinori Hosokawa; Kyohei Iizuka; Masayoshi Yoshimura
    • Organizer
      2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)
    • Related Report
      2023 Research-status Report
    • Int'l Joint Research
  • [Presentation] A Block Partitioning Method for Region Exhaustive Test to Reduce the Number of Test Patterns and Improve Gate Exhaustive Fault Coverage2023

    • Author(s)
      Momona Mizota; Toshinori Hosokawa; Masayoshi Yoshimura; Masayuki Arai
    • Organizer
      2023 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)
    • Related Report
      2023 Research-status Report
    • Int'l Joint Research
  • [Presentation] CRLock: A SAT and FALL Attacks Resistant Logic Locking Method at Register Transfer Level2022

    • Author(s)
      Masayoshi Yoshimura, Atsuya Tsujikawa, Hiroshi Yamazaki, and Toshinori Hosokawa
    • Organizer
      2022 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT)
    • Related Report
      2022 Research-status Report
    • Int'l Joint Research
  • [Presentation] A SAT and FALL Attacks Resistant Logic Locking Method at Register Transfer Level2021

    • Author(s)
      Atsuya Tsujikawa, Masayoshi Yoshimura and Toshinori Hosokawa
    • Organizer
      IEEE The Workshop on RTL and High Level Testing 2021
    • Related Report
      2021 Research-status Report
    • Int'l Joint Research
  • [Presentation] レジスタ転送レベルにおけるSAT攻撃とFALL攻撃に耐性のある論理暗号化手法2021

    • Author(s)
      辻川敦也, 細川利典, 吉村正義
    • Organizer
      第6回 Winter Workshop on Safety
    • Related Report
      2021 Research-status Report
  • [Presentation] RTLにおけるSFLL-hdに基づいた論理暗号化手法2021

    • Author(s)
      野口葉平, 吉村正義, 辻川敦也, 細川利典
    • Organizer
      ディペンダブルコンピューティング研究会
    • Related Report
      2021 Research-status Report

URL: 

Published: 2021-04-28   Modified: 2024-12-25  

Information User Guide FAQ News Terms of Use Attribution of KAKENHI

Powered by NII kakenhi