| Project/Area Number |
21K14152
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| Research Category |
Grant-in-Aid for Early-Career Scientists
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| Allocation Type | Multi-year Fund |
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| Review Section |
Basic Section 21010:Power engineering-related
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| Research Institution | Kanagawa Institute of Technology |
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Principal Investigator |
河口 進一 神奈川工科大学, 健康医療科学部, 教授 (30850945)
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| Project Period (FY) |
2021-04-01 – 2025-03-31
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| Project Status |
Granted (Fiscal Year 2023)
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| Budget Amount *help |
¥4,680,000 (Direct Cost: ¥3,600,000、Indirect Cost: ¥1,080,000)
Fiscal Year 2023: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
Fiscal Year 2022: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2021: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
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| Keywords | プロセッサ電源 / 省電力化 / 性能カウンタ / 電力推定 / 適応制御 / 深層学習 / ニューラルネットワーク / 性能計測 |
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| Outline of Research at the Start |
脱炭素社会実現に向けて情報システムの省電力化は重要な課題である。特にプロセッサは電力消費が大きく、電源での電力損失も大きなものとなる。プロセッサは稼働中低負荷な時間が長く、電源においても低負荷領域での効率改善が必要となるが、プロセッサ負荷が急激に変動することから負荷状況を速やかに電源制御に連動させる必要がある。本研究では、プロセッサ内部動作を性能計測機能によりリアルタイムでモニタし、性能情報に連動するデジタル電源効率制御によって電力損失の削減を図る。本方式の基本技術を確立することで各種情報機器での電力損失の削減、および負荷推定連動という概念による電源技術の新たな進展に貢献する。
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| Outline of Annual Research Achievements |
プロセッサに内蔵される性能カウンター情報に基づきプロセッサの電力消費変動をリアルタイムで推定し、プロセッサ電源制御にダイナミックに連動させることで、プロセッサデジタル電源回路において生じる電力損失を削減することによる電源効率向上を目指している。プログラム実行中のプロセッサでの消費電力の内蔵性能カウンタ情報による詳細推定、および電力推定情報が得られた後のプロセッサ電源の省電力制御方法の確立を並行に進めている。
消費電力の推定ではプロセッサからの性能イベント信号をIIRディジタルフィルターで処理した後の重回帰分析よる方法と、深層学習を用いた電力推定手法の検討を進めている。重回帰分析での推定ではCPUアプリケーションに適する推定パラメータが設定された場合には良好な電力推定が実施できることが確認されている。一方深層学習を用いた場合は、非線形特性を持つアプリケーションに対しても精度の高い電力推定が得られることが、シミュレーション検証を通じて確認できた。
さらに重回帰分析での電力推定で適切な電力予測パラメータを自動調整するアルゴリズムの検証を進めている。シミュレーションでの検証に加え、FPGAハードウェアを実際の計算機システムに組み込んだ実験システムによる検証を行った。実計算機上で各種ベンチマークプログラムを実行させた状態で、本自動調整アルゴリズムにより各電力予測パラメータの最適化が進み電力推定精度が向上することが確認できた。
またプロセッサ内データ処理に連動する試作４フェーズ電源において、ベンチマークプログラム実行時の電源効率改善が確認できている。ただしフェーズ数切替の際に電圧レベルの低下が観測されたため、当該年度ではその対策として切替時のフィードフォワード制御処理を付加した電圧安定化を試みた。その結果、問題としていた電圧レベル低下が抑えられることが確認された。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
デジタルマルチフェーズ電源の実験回路において動的稼働フェーズ切替時に生じていた電圧低下現象の発生要因を分析し、対応策を検討した。フェーズ切替時に電圧低下を補償するための伝達関数を実現するフィードフォワード制御を組み込むことで電圧低下の抑制を試みた。電源システムのシミュレーションにおいて本現象を再現させる環境を構築し、対応策の有効性を確認した。さらに実験回路の制御プログラムに本フィードフォワード制御を組み込み、実機環境で検証を行った。当初計画には本検討は含まれておらず研究進捗へ影響を与えるものであったが、本方式により問題事象が抑制できることが確認できた。
並行で性能カウンタによる負荷電力推定における自動パラメータ調整の実験回路での検証を進めた。当初FPGA内のソフトプロセッサ上で浮動小数点演算を行う方式を試みたが演算性能上の問題が判明した。そのためFPGA内の論理回路に浮動小数演算処理を組み込む方式に切り替えた。その結果実機計算機システムに連動した演算性能が得られた。これらの方式変更も当初計画からの遅れの原因となっていたが、本検証により自動調整アルゴリズムで、実際の計算機システム上のCPUからの性能カウンタ情報をリアルタイムで取り込み負荷電力推定を行うと同時に推定パラメータの最適化を行うことを可能とすることが確認できた。
またコロナ渦での半導体不足の影響から試作プロセッサ開発用FPGAの入手が遅れていた。このため試作プロセッサでの性能カウンタインタフェース試験計画を見直し、入手性の高い小規模プロセッサからの試作検討に着手している。採用デバイスの変更に伴い新たな開発ツールや設計プロセスの調査、試行が必要となり当初想定計画からの遅れが生じているが、これらの準備が完了した後に本方式を検証するためのRISC-Vアーキテクチャプロセッサシステムの実装を進めて行く。
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| Strategy for Future Research Activity |
プロセッサ性能カウンタを用いた電力負荷推定に連動するプロセッサマルチフェーズデジタル電源において、稼働フェーズの動的な切替え時の電圧低下対策を施した電源システムでの様々な条件によるプロセッサ電源効率化の実証を進めてゆく。また効率改善を促進するためにプロセッサ電力負荷の変動範囲に適する電源システムの設計法について検討を行う。具体的には本方式に適するな電流定格を持つMOSFETデバイス、インダクタの選定やフェーズ制御数を再度調整しプロセッサ電源システムの最適化を図る。さらに、マルチフェーズ電源方式以外での効率制御方式の検討にも着手する。具体的にはPWM/PFM切替での効率改善効果の調査分析から開始する予定である。
内蔵する性能カウンタ情報を用いた電力推定に連動したアダプティブ電源方式の実プロセッサへの適用を検討するための試作プロセッサ設計を進める。RISC-Vアーキテクチャを実装し、内部に性能カウンタを持ち外部モジュールとのインタフェース機能を備えるCPUの設計と、本CPUでのプログラム開発環境の整備および動作する各種プログラムの準備を進めてゆく。また試作プロセッサへの供給電力の測定回路も組み込む。プログラム実行毎のプロセッサでの消費電力変動特性を取得し、電力推定に適する性能計測イベントの特定を進める。またイベント検出によるプロセッサ負荷変動への応答特性も同時に調査する。
さらに深層学習を用いた消費電力推定のハードウェア検証を行う。これまでシミュレーションで検証を行ってきた深層学習ネットワークをFPGA等のハードウェアに実装する。その上で実計算機システムに組み込み、様々なアプリケーション実行において事前パラメータ調整無くリアルタイムでの消費電力推定が行えることを実機検証する。
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