A study on fan-in/fan-out augmentation of neuron circuits using a novel device

• Project/Area Number: 21K14216
• Research Category: Grant-in-Aid for Early-Career Scientists
• Allocation Type: Multi-year Fund
• Review Section: Basic Section 21060:Electron device and electronic equipment-related
• Research Institution: Kanazawa Institute of Technology
• Principal Investigator: 森 貴之 金沢工業大学, 工学部, 講師 (70888031)
• Project Period (FY): 2021-04-01 – 2026-03-31
• Project Status: Granted (Fiscal Year 2023)
• Budget Amount: ¥4,680,000 (Direct Cost: ¥3,600,000、Indirect Cost: ¥1,080,000); Fiscal Year 2025: ¥130,000 (Direct Cost: ¥100,000、Indirect Cost: ¥30,000); Fiscal Year 2024: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000); Fiscal Year 2023: ¥130,000 (Direct Cost: ¥100,000、Indirect Cost: ¥30,000); Fiscal Year 2022: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000); Fiscal Year 2021: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
• Keywords: ニューロモルフィック / ニューロン回路 / スパイキングニューラルネットワーク / SOI MOSFET / steep slope transistor

Outline of Research at the Start

エッジコンピューティングのための極低消費電力人工知能システムを実現するニューロモルフィックチップの研究開発が行われており、ニューロン発火現象を再現するニューロン回路の性能改善が重要になっている。本研究では低消費電力かつ大きなファンイン/ファンアウト数を持つニューロン回路の開発を行う。新規構造デバイスのPN-body tied SOI-FETを用いることで、小さい負荷容量でも大きな出力を得ることができるニューロン回路を作製し、目的の達成を目指す。ニューロン回路のファンイン/ファンアウト数を増やすことができれば、より集積度の高いニューロモルフィックチップの開発につながる。

Outline of Annual Research Achievements

2023年度は新規デバイスを用いたニューロン回路開発に向けて、前年度に引き続き新規構造デバイスである"PN-body tied SOI-FET"の実測評価、加えて"gate-controlled carrier-injection SOI-Tr"を提案し、その評価を行った。
"PN-body tied SOI-FET"は入力端子Source、Drain、Gate、Body(+Substrate)と、内部にサイリスタ構造を持つデバイスである。フローティングボディ効果によって入力された信号を電荷としてデバイス内(Gate下部)に蓄積させることができ、加えてサイリスタ構造によって引き起こされる正のフィードバックを用いることでニューロン回路に必要なスパイク信号を生成することができる。
"gate-controlled carrier-injection SOI-Tr"は"PN-body tied SOI-FET"をベースに発展させたデバイスで、Gate端子の位置を変更してBody部に配置し、キャリアの注入をGateでコントロールすることを目的としている。
"PN-body tied SOI-FET"の評価では、Body端子へ外部から抵抗素子を接続し電圧を印加することで、スパイク信号を生成するニューロン動作が行えることを確認した。抵抗値を変えることでスパイク周波数は変化し、これは外部抵抗の値の変化をスパイク周波数へ変換するエンコーダの機能に相当する。
"gate-controlled carrier-injection SOI-Tr"の評価では、Body端子にパルス信号を入れた際にニューロンモデルの一つであるLeaky Integrate and Fire動作が行えることを確認した。また、信号の増幅率についても検討し、のファンイン/ファンアウト増大に関する知見を得ることができた。

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

デバイス評価に関しては新しく"gate-controlled carrier-injection SOI-Tr"を提案することができ、計画以上に進展したと考える。ただし、回路に関しては評価の遅れが出ているため上記区分とした。

Strategy for Future Research Activity

"PN-body tied SOI-FET"及び"gate-controlled carrier-injection SOI-Tr"の評価を進め、ファンイン/ファンアウト増大に向けたデバイスパラメータの最適化を行う。また、ニューロン回路の設計を行ったのでその評価を進める。

Research Products

• [Journal Article] Leaky-integrate-and-fire operation with signal amplification using gate-controlled carrier-injection silicon-on-insulator transistor (2024)
  • Author(s): Yonezaki Haruki、Mori Takayuki、Ida Jiro
  • Journal Title: Japanese Journal of Applied Physics Volume: 63 Issue: 2 Pages: 02SP83-02SP83
  • DOI: 10.35848/1347-4065/ad1ca2
  • Peer Reviewed
• [Presentation] New Steep Subthreshold Slope Device “Gate-Controlled Carrier-Injection SOI-Transistor” (2024)
  • Author(s): Haruki Yonezaki, Takayuki Mori, Jiro Ida
  • Organizer: IEEE Electron Devices Technology and Manufacturing Conference 2024
  • Int'l Joint Research
• [Presentation] 新構造Steep Subthreshold Slope デバイス "Gate-Controlled Carrier-Injection SOI-Transistor"の提案 (2024)
  • Author(s): 米崎 晴貴、森 貴之、井田 次郎
  • Organizer: 第71回応用物理学会春季学術講演会
• [Presentation] Neuronal Function and Signal Amplification Device with Steep Switching “PN-Body Tied SOI-FET” (2023)
  • Author(s): Takayuki Mori, Jiro Ida
  • Organizer: 2023 International VLSI Symposium on Technology, Systems and Applications (VLSI-TSA/VLSI-DAT)
  • Int'l Joint Research
• [Presentation] 抵抗付加PN-Body Tied SOI-FET によるニューラルエンコーディングの実現 (2023)
  • Author(s): 小林 真樹、森 貴之、井田 次郎
  • Organizer: 2023 年度電気・情報関係学会北陸支部連合大会
• [Presentation] Integrate-and-Fire Operation with Signal Amplification by using “Dual-Gate PN-Body Tied SOI-FET” (2023)
  • Author(s): Haruki Yonezaki, Takayuki Mori, Jiro Ida
  • Organizer: 2023 International Conference on Solid State Devices and Materials
  • Int'l Joint Research
• [Presentation] "Dual-Gate PN-Body Tied SOI-FET"を利用したIntegrate-and-Fire動作の実証 (2023)
  • Author(s): 米崎 晴貴、森 貴之、井田 次郎
  • Organizer: 第84回応用物理学会秋季学術講演会
• [Presentation] Variability Evaluation of MOS-gated PNPN Diode for Hardware Spiking Neural Network (2023)
  • Author(s): Toshihiro Takada, Takayuki Mori, Jiro Ida
  • Organizer: 35th International Conference on Microelectronic Test Structure (ICMTS)
  • Int'l Joint Research
• [Presentation] “PN-Body Tied SOI-FET”による単一デバイスニューロン動作 (2022)
  • Author(s): 森 貴之，井田 次郎
  • Organizer: 第83回応用物理学会秋季学術講演会
• [Presentation] Neuron Function with Single Device by using “PN-Body Tied SOI-FET” -Mimicking Leaky Integrate and Fire Characteristics- (2022)
  • Author(s): Toru Sasaki, Takayuki Mori, Jiro Ida
  • Organizer: IEEE Electron Devices Technology and Manufacturing Conference(EDTM)
  • Int'l Joint Research