Hardware that has itself: Realization of dynamical proto-self for brain-type autonomous hardware.
| Project/Area Number |
21K18303
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| Research Category |
Grant-in-Aid for Challenging Research (Pioneering)
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| Allocation Type | Multi-year Fund |
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| Review Section |
Medium-sized Section 61:Human informatics and related fields
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| Research Institution | Tohoku University |
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Principal Investigator |
堀尾 喜彦 東北大学, 電気通信研究所, 教授 (60199544)
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| Project Period (FY) |
2021-07-09 – 2025-03-31
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| Project Status |
Granted (Fiscal Year 2022)
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| Budget Amount *help |
¥25,740,000 (Direct Cost: ¥19,800,000、Indirect Cost: ¥5,940,000)
Fiscal Year 2024: ¥14,820,000 (Direct Cost: ¥11,400,000、Indirect Cost: ¥3,420,000)
Fiscal Year 2023: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
Fiscal Year 2022: ¥7,410,000 (Direct Cost: ¥5,700,000、Indirect Cost: ¥1,710,000)
Fiscal Year 2021: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
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| Keywords | 自己 / 脳型ハードウェアシステム / 高次元複雑ダイナミクス / リザバー計算 / 脳幹ネットワーク / 意識・無意識 / 時空間学習記憶ネットワーク / 脳型ハードウェア / 複雑高次元ダイナミクス / 脳幹 |
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| Outline of Research at the Start |
「自分」すなわち、最も原始的な動的原自己を持つハードウェアシステムの構築を目指す。これは、基準となる自身の状態（(A);参照表象）を動的・安定に保持し、入力や環境を把握する（(B);感覚表象）と共に、状況変化に伴う内部状態（(C);現況表象）の参照表象からのずれを抽出・予測・学習する。これらを、脳幹の原自己関連要素に対する知見を用いてモデル化する。さらに、これらの要素を、CMOS半導体プロセスを用いた3次元積層集積回路によるアナログニューラルネットワーク(ANN)と、スピン軌道トルクナノデバイスとCMOSデバイスを併用したハイブリッド・スパイキングNN集積回路として実装する。
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| Outline of Annual Research Achievements |
昨年度カオスニューラルネットワークリザバー(CNNR)回路を3次元集積回路化したプロトタイプチップを作製したが、コロナ渦の影響による半導体不足により、本年度予定していたTSMC 90 nm CMOSプロセスでの改良版試作は見送らざるをえなかった。そこで、新たにカオス応答を示す2変数スパイキングニューロン回路を開発し、レガシープロセスであるROHM 180 nm CMOSプロセスにより実装した。試作したチップは製造が終了して年度末に納品されたため、現在特性の測定を行っている。
一方、スピントロニクスデバイスについては、提供元のデバイス開発が大幅に遅れているため、回路試作の代わりとして、スピントロニクスニューロンおよびスピントロニクスシナプスデバイスの数理モデルを、熱ダイナミクスを用いて作成し、その有効性をCOMSOLシミュレータにより確認した。この成果により、スピントロニクスデバイスとCMOSデバイスを組み合わせた集積回路の設計を可能とした。
さらに、当初予定にはなった発展課題として、CNNRのダイナミクスを学習により外部信号に適応するように調整する手法としてFORCE学習を応用した方法を提案し、異なる性質のカオスダイナミクスを持つ様々なCNNRに対して提案手法の有効性を確認した。
これに加え、新たに時空間列コンテキスト学習記憶ネットワーク(STCLMN)による、時空間列が持つコンテキストの僅かな差異の分離と類似コンテキストの統合とのバランスを調整することにより、STCLMNを原自己に必要な要素ネットワークとして応用することを検討した。そのため、塚田らが提案した差分方程式モデルを微分方程式モデルとして拡張し、連続時間学習スパイキングニューラルネットワークとして記述した。さらに、提案モデルのアナログ/デジタルハイブリッドハードウェアLSIへの具体的な実装手法を提案した。
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
実施計画によれば、本年度は、要素ネットワークのTSMC 90 nm CMOSプロセスによる試作、および、東北大学電気通信研究所附属ナノ・スピン実験施設の試作サービスの利用によるスピントロニクスデバイスを用いた試作を行う予定であった。
CMOS集積回路によるカオスニューラルネットワークリザバー(CNNR)回路については、既に前年度に3次元LSIを開発済みであるが、コロナ渦の影響による半導体不足により追加の試作は見送らざるをえなかった。そこで、新たにカオス応答を示す2変数スパイキングニューロン回路を開発し、レガシープロセスであるROHM 180 nm CMOSプロセスにより実装した。
一方、スピントロニクスデバイスについては、提供元のデバイス開発が大幅に遅れているため、試作の代わりに、熱ダイナミクスによるスピントロニクスニューロンおよびスピントロニクスシナプスデバイスの数理モデルと回路モデルを提案した。
さらに、発展課題として、原自己の実装に有用と考えられる、FORCE学習を応用したCNNRのダイナミクスを学習により制御する手法を提案し、その有効性をシミュレーション実験により確認した。
これに加え、新たに時空間列コンテキスト学習記憶ネットワーク(STCLMN)によるパターン分離と統合の相反する特性を原自己の実現に向けて応用するため、新しく連続時間スパイキングSTCLMNモデルとそのアナログ/デジタルハイブリッドハードウェアLSIへの具体的な実装手法を提案した。
以上のように、コロナ渦の影響などにより当初計画の軌道修正を行ったが、代替課題の実行に加え新たな枠組みの提案も行っており、研究は当初計画以上に進展している。
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| Strategy for Future Research Activity |
今年度新たに提案したスパイキング時空間列コンテキスト学習記憶ネットワーク(STCLMN)や、FORCE学習によるカオスニューラルネットワークリザバー(CNNR)のダイナミクスの制御手法をさらに発展させることに加え、原自己の基本となるネットワーク要素としてのCNNRの改良と集積回路実装を行い、原自己のプロトタイプハードウェアシステムを構築する。
R5年度は、三端子スピントロニクスデバイスが利用可能となる予定であるため、その数理モデルをR4年度に提案した二端子デバイスのモデルを基に完成させると共に、プロトタイプデバイスを入手して基本的な実験を行う。CMOS集積回路については、カオス応答を示す2変数スパイキングニューラルネットワークをTSMC 90 nm または 65 nmプロセスにより実装する。さらに、昨年度提案したスパイキングSTCLMNについても、そのプロトタイプネットワークシステムを個別部品を利用して実装し、提案したハイブリッド回路による実装手法の有効性を示す。
最終年度であるR6年度においては、これまで開発した技術を統合することにより、プロトタイプ原自己システムを集積回路システムとして実装する。この際、当初予定のCNNRを基盤とするシステムに加え、FORCE学習による制御や、スパイキングSTCLMNをベースとしたシステムについても検討する。
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Report
(3 results)
Research Products
(57 results)
