| Project/Area Number |
22H00208
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| Research Category |
Grant-in-Aid for Scientific Research (A)
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| Allocation Type | Single-year Grants |
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| Section | 一般 |
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| Review Section |
Medium-sized Section 21:Electrical and electronic engineering and related fields
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| Research Institution | The University of Tokyo |
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Principal Investigator |
高木 信一 東京大学, 大学院工学系研究科(工学部), 教授 (30372402)
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| Project Period (FY) |
2022-04-01 – 2025-03-31
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| Project Status |
Granted (Fiscal Year 2024)
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| Budget Amount *help |
¥42,380,000 (Direct Cost: ¥32,600,000、Indirect Cost: ¥9,780,000)
Fiscal Year 2024: ¥13,130,000 (Direct Cost: ¥10,100,000、Indirect Cost: ¥3,030,000)
Fiscal Year 2023: ¥14,430,000 (Direct Cost: ¥11,100,000、Indirect Cost: ¥3,330,000)
Fiscal Year 2022: ¥14,820,000 (Direct Cost: ¥11,400,000、Indirect Cost: ¥3,420,000)
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| Keywords | MOSFET / ゲルマニウム / III-V族半導体 / MOS型トランジスタ |
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| Outline of Research at the Start |
5nm技術ノード以細のロジックLSI用CMOSのデバイス技術の確立に向けて、極薄チャネルMOSFETの移動度向上技術を確立する。Siチャネルよりも高い移動度が実現できる可能性の高いGeやInAsなどのIII-V材料を用いて、極薄領域での移動度低下をもたらす表面ラスネス散乱の影響を抑制できる工夫を施すことで、高移動度を実証すると共に、極薄チャネルMOSFETの移動度の決定機構の学理を明らかにする。Ge/InAsチャネルへの(111)面方位の採用や最適なひずみの導入とMOS界面特性と界面平坦性を向上させる界面制御技術と組み合わせることで、高移動度特性MOSFETを実証する。
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| Outline of Annual Research Achievements |
(1) 実験的検討では、nMOSFETへの応用に向けて、smart cut技術を用いた(111)面GOI基板とnMOSFETの作製を行い、その電気特性を評価した。GOI構造の裏面界面の改質ができる手法として、CMPより薄膜化したGOI基板を別のSi基板上に転写するflip bonding法を提案、基板作製に成功する共にデジタルエッチング法により2 nmの膜厚にまで薄膜化できることを示した。InAs-OI nMOSFETに関しては、コンタクト抵抗を低減できるNi-InAs/InAs界面の低いコンタクト抵抗値を精度良く求める方法として、multi-sidewall transmission line methodを提案し、～4E-9 Ωcm2というIII-V族半導体として最も低いコンタクト抵抗値が得られることを実証した。一方、pMOSFETに向けては、(110)面SiGe-OI構造を酸化濃縮法により作製、チャネル幅の狭窄によって、一軸の圧縮ひずみの導入を行った。結果として、Ge組成60%、5 nm厚の(110) SGOI pMOSFETにおいて、同じ厚さの(100)GOI pMOSFETと比較して1.9倍の971 cm2/Vsの実効ホール移動度を実現した。
(2) 理論的検討では、スクリーニングモデルを見直した新しい膜厚揺らぎ散乱のモデルを使って、異なるチャネル材料系に対する極薄膜nMOSFETの移動度のアセスメントを行い、(111)面InAs-OIや特に(111)GOIチャネルを用いることにより、2 nm の極薄膜チャネルにおいても、十分に高い移動度が得られることが示された。また、Ni-InAs/InAsコンタクト抵抗のモデリングを行い、InAsとメタル界面における負のショットキーバリア高さを想定することで、コンタクト抵抗の実験結果が再現できることが分かった。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
極薄膜nチャネルMOSFETとして最も有望と考えられる(111)面GOI MOSFETの実証に関して、今年度は高品質GOI基板形成のための新しい作製技術を考案・実証することに成功した。GOIチャネル品質向上のため、当初はH+イオン注入後のGe表面層をエッチングした上でSi基板に貼り付ける方法を用いてnMOSFETを作製したが、GOIチャネル層を薄膜化すると、表面をエッチングしない標準的なsmart cut法と同じく、移動度が大きく低下する結果が得られ、イオン注入時に導入されたGe中の欠陥が移動度低下の原因ではないことが明らかとなった。この結果を踏まえ、GOI構造の裏面界面層の改質ができる基板作製手法として、一旦形成したsmart cut基板をCMPより薄膜化して別のSi基板上に転写するflip bonding法を提案して、基板作製に成功すると共に、デジタルエッチング法を用いて2 nmのGOI膜厚にまで薄膜化できることを示した。今後、作製したnMOSFETの詳細な電気特性とその物理的起源の解明を進める。一方、pMOSFETに対して有望な圧縮ひずみ(111)SGOI基板に関しては、酸化濃縮法の最適化により最適なGe濃度が60%であることやチャネル幅を狭めることで一軸性ひずみが実現することを明らかにし、これらを組み合わせたSGOI pMOSFETによる高い正孔移動度を実証した。
理論面においては検討を進めていた非線形モデルによる表面ラフネス散乱のモデルを用いて、様々なチャネル材料における極薄チャネルnMOSFETの電子移動度に対するアセスメントを行うことができ、(111)GOIにおいて最も優れた移動度が実現できることを定量的に示すことができた。また、InAsチャネルの特徴である金属との低コンタクト抵抗特性を理論により再現することにも成功し、その物理的起源を明確にすることができた。
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| Strategy for Future Research Activity |
(1) 実験的検討として、今後は、今年度開発したflip bonding法により実現した(111)GOI上のnMOSFETの高性能化に注力する。膜厚の異なるGOI nMOSFETを系統的に作製して、電気特性のGOI膜厚依存性を明確化すると共に、その物理機構を明らかにして、10 nm以下の薄膜GOI領域での高い素子性能の実現を目指す。特に、チャネル移動度とそのGOI膜厚依存性に注目し、GOI膜厚と移動度の関係を定量化すると共に、移動度の温度依存性、(100)面上のGOI MOSFETにおける移動度との比較、Hall測定による界面欠陥の影響の除去、詳細なTEM観察による表面ラフネスや膜厚揺らぎ量の評価、MOS界面電荷量の評価、Ns依存性を用いた各種散乱機構の切り分けなどのアプローチを総合的に組み合わせて、(111)GOI MOS界面電子の電気伝導機構を明らかにすると共に、性能劣化要因を明確にして、更なる高性能化のための指針を確立する。InAs-OI nMOSFETに関しては、素子特性に大きく影響している界面準位や遅い酸化膜中準位低減のためのゲートスタック形成技術の検討を引き続き進める。
(2) 理論的検討に関しても、注力する(111)GOI nMOSFETのキャリア輸送特性とMOS界面移動度を定量的に理解するため、各種散乱機構で決まる移動度のモデル化と共に、表面側および裏面側の界面欠陥を適切に評価して、素子特性への影響を明らかにすることを目指す。また引っ張りひずみによる性能向上の可能性についても理論的検討を加える。
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