チップ上高集積光配線のためのシリコントンネルFETを用いた極低電圧光変調の研究

• Project/Area Number: 22K04219
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Multi-year Fund
• Section: 一般
• Review Section: Basic Section 21060:Electron device and electronic equipment-related
• Research Institution: Hiroshima University
• Principal Investigator: 田部井 哲夫 広島大学, ナノデバイス研究所, 特任准教授 (40536124)
• Co-Investigator(Kenkyū-buntansha): 雨宮 嘉照 広島大学, ナノデバイス研究所, 特任助教 (20448260)
• Project Period (FY): 2022-04-01 – 2025-03-31
• Project Status: Granted (Fiscal Year 2022)
• Budget Amount: ¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000); Fiscal Year 2024: ¥520,000 (Direct Cost: ¥400,000、Indirect Cost: ¥120,000); Fiscal Year 2023: ¥910,000 (Direct Cost: ¥700,000、Indirect Cost: ¥210,000); Fiscal Year 2022: ¥2,730,000 (Direct Cost: ¥2,100,000、Indirect Cost: ¥630,000)
• Keywords: シリコン光変調器 / マッハ-ツェンダー変調器 / トンネルFET

Outline of Research at the Start

マッハ・ツェンダー型シリコン光変調器を1V未満の極低電圧で駆動させることを目的として、位相変調素子としてトンネル電界効果トランジスタを利用したマッハ・ツェンダー型光変調素子を開発する。またフォトニック結晶導波路を利用して、デバイス長1mm以下の小型化を図る。従来のCMOSプロセスと互換性を持たせるため、デバイスの構造は可能な限り単純化し、使用する材料はシリコン、二酸化シリコン、アルミニウムの3種類のみとする。

Outline of Annual Research Achievements

本研究で提案するマッハ-ツェンダー型シリコン光変調器は、位相変調部にトンネル電界効果トランジスタ(TFET)を利用したものであり、デバイス長1mm以下、1V未満の駆動電圧を目標としている。
2022年度は①TFETの構造の最適化、②フォトニック結晶導波路の最適化を実施した。
① TFETの構造の最適化：
トンネルFETのチャネル部にはフォトニック結晶光導波路を設け、ソースから光導波路へキャリヤが注入される構造とした。またゲート電極はチャネル上部全体を覆わずに光導波路上部を避けるように設置し、電極による光伝搬損失を抑える構造とした。更にゲート電極直下のチャネル部はチャネル幅300nmのTFETをアレイ状に配置し、微小なTFETを多数並列に配置した構造とした。TFETの作製期間を短縮するため可能な限り作製プロセスを簡略化した。n及びpチャネルTFETを試作し、その電気的特性を測定してトランジスタとしての正常な動作を確認出来た。しかしドレイン電流はゲート電圧3V付近で立ち上がり、サブスレッショルドスロープ値はおよそ400mV/decadeであった。また変調素子全体のチャネル幅100umに対し、ドレイン電流は最大で0.5uA程度であり、予想通り駆動電流は小さい値であった。
②フォトニック結晶導波路の最適化：
位相変調部に組み込むフォトニック結晶光導波路については、主に光シミュレータを用いた解析を行い、TFETと同時に試作を行った。フォトニック結晶は六方格子を採用し、格子定数を0.42umとした。シミュレーション上では完全フォトニックバンドギャップを持つフォトニック結晶を得たが、円柱の空間充填率が大きいため実際の試作では設計通りの寸法を維持することが困難であることが分かった。そのため空間充填率を若干小さめにしてTE偏光のみバンドギャップを持つフォトニック結晶を採用することとした。

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

本研究で進める具体的な内容は、次の3つである。
①トンネルFETの構造の最適化
②フォトニック結晶導波路その他の光素子の最適化
①光変調素子の試作・性能改善
2022年度は①、②を主に進め、特に①については年度内に完了させるつもりであったが、まだ最適化出来たとは言い難い。特にTFETのサブスレッショルド特性が悪く、目標の駆動電圧で動作させることはまだ困難な状況である。2022年度は3回のトランジスタの試作を行ったがその内2回は作製プロセスに問題が見つかり、正常なトランジスタ特性は得られなかった。3回目の試作で正常なトランジスタ特性が得られ、そのデータからデバイス構造の問題点を抽出して対応策を検討している。
サブスレッショルド特性の悪さについては、現在トランジスタのチャネル部の不純物濃度を最適化している。最初はチャネル部のフェルミレベルが伝導帯の底あるいは価電子帯の上端に近い方が小さいゲート電圧でトンネルを起こせると考え、チャネル部の不純物濃度をある程度高めにしたが、実験結果では不純物濃度が低い方がサブスレッショルド特性が良くなる傾向が得られている。チャネル部においてはキャリヤ密度が高いとゲート電圧をかけた際にキャリヤが集まるが、その分表面ポテンシャルの変化は少なく、結果としてバンドの曲がりは小さくなると考えられる。デバイス構造・作製プロセスの簡略化により１～2か月程度でデバイス試作が出来るようになったが、今後もまたトンネルFETの最適化は必要であり、まだ数回の試作は必要であると思われる。

Strategy for Future Research Activity

今後の研究の進め方としては、若干遅れてはいるが研究計画の通りに行っていく予定である。光位相変調用のトンネルFETの最適化については、2023年度も引き続き実施していく。トランジスタのチャネル部の不純物濃度が低い方がサブスレッショルド特性が良くなるという実験結果が得られているので、今後は高抵抗のSOI基板を用いて実験を進め、良好なサブスレッショルド特性を目指し、低電圧駆動を目指す。また駆動電流については予想通り小さな値だったが、これについては簡単に電流値を増やす方法はないため、位相変調器の長さを大きめにする必要がある。トンネルFETの最適化は今年度中には完了しておく。
またフォトニック結晶導波路の最適化については、2022年度は光シミュレータを用いた解析が主であったが、2023年度は実際に試作を行い、伝搬特性の解析を進めていく。特に位相変調器を長くする必要があるため、伝搬損失低くなるよう最適化する必要がある。
更に可能であれば2023年度中に提案する光変調器を試作し、透過スペクトル特性を測定したいと考えている。