| Project/Area Number |
22K11953
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Kyoto University |
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Principal Investigator |
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| Project Period (FY) |
2022-04-01 – 2025-03-31
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| Project Status |
Granted (Fiscal Year 2023)
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| Budget Amount *help |
¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000)
Fiscal Year 2024: ¥520,000 (Direct Cost: ¥400,000、Indirect Cost: ¥120,000)
Fiscal Year 2023: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
Fiscal Year 2022: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
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| Keywords | MOSトランジスタ / 順序統計 / 統計的選択 / キャリブレーション / A/D変換回路 / ばらつき / アナログ回路 / AD変換回路 / 経年劣化 / 製造ばらつき / 信頼性 / ADC |
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| Outline of Research at the Start |
本研究では，アナログ回路において順序統計に基づく設計により，集積デバイスの低消費エネルギー化と長寿命化を両立させる手法について研究を行う．従来特性ばらつきと経年劣化の対策に多めの設計マージンが必要であるが，本研究では両方の対策を同時に実現する手法を提案する．順序統計に基づく設計では多数の小面積の部品を集積化後，特性の順位に基づいて必要最低限の部品を選択する．順位は大小関係の診断のみで行うことができるため，安価なディジタル技術でチップ上に実装可能である．以上を達成するために，本研究では（1）順序統計に基づく設計技術の確立と（2）部品交換による信頼性管理機構を開発する．
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| Outline of Annual Research Achievements |
本研究の目的は多数の微細な素子から適切な素子の組をオンチップで自動選択する回路方式の確立である．コンパレータと増幅器のような基本回路ブロックを使ってアナログ回路設計を行うが，素子間のランダムばらつきによりコンパレータと増幅器にオフセット電圧が生じてしまう．オフセット電圧を小さくする回路技術において消費電力が大きくなってしまう問題がある．本研究では，消費電力を大きくすることなく，順序統計に基づく設計により低消費電力設計を可能することを目標としている．多数の素子から必要最小限の素子のみを自動選択し，動作させ，非選択の素子はすべて無効化しておく．素子の自動選択に順序統計を採用し，オンチップキャリブレーションにより実施する．今年度は1Gspsで動作する4ビットのアナログーディジタル変換回路（A/D変換回路）を設計し，65nmプロセスにてチップ試作を行った．試作したA/D変換回路のチップに256個のコンパレータを搭載し，256個の中から15個のコンパレータを自動選択してからA/D変換を行う回路となっている．試作したチップを測定し，A/D変換回路の動作確認と線形性を評価した．性能を向上するために今回の試作チップにおいて256個コンパレータを同じ種類でなく，3つの種類に分けて設計した．3つグループに分けることによりコンパレータのオフセット電圧の分布を最適化でき，1つのみ種類を搭載する場合に比べて，同じ消費電力で線形性が大きく改善されることを実測より証明できた．また，最適化フローを確立し，ジャーナル論文にまとめて発表した．
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| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
本研究の目標は順序統計に基づく設計によりアナログ集積回路の低消費電力設計手法を確立することである．今年度の主な成果は次のとおりである．
1) 順序統計に基づいた設計をA/D変換回路に応用し，1Gspsで動作する回路のチップ試作および実測より提案手法の妥当性を評価した．
2) 順序統計に基づいた設計において，多数の素子から必要最小限の素子を選定し動作させるが，搭載する素子の種類を増やすことにより性能向上が可能であることを発見した．
3) 電圧レギュレータの一種であるディジタルLDO（Low DropOut）の設計に順序統計ベース設計を応用し，負荷電流の急峻な変動に対応するためのアクセラレータ実装に成功した．
1)と2)は実測値による検証は大変有意義であり，提案の順序統計に基づく設計手法の実用性を大幅に大きくするものである．1)の成果は昨年度の成果引き続きであるが，2)は今年度の新たな発見であり，素子性能の分布を操ることができる画期的なアイディアの実証となっている．これより，目標のアプリケーションに応じて順序統計に基づく設計において最適化が可能になった．3)の成果は研究立ち上げ当初に想定していなかった成果であり，大きな反響を呼んだ．ディジタルLDOにおいて消費電力と即応性の間になかなか解決できないトレードオフ関係があった．出力電圧の変動を検出するために検出器が必要不可欠であるが，検出器の安定動作に大きなエネルギーが必要とされていた．しかし，本研究の順序統計に基づく設計を行うことにより，消費電力オーバヘッドなしで安定動作する検出器の実現が可能となり，上記のトレードオフ関係を大幅に改善した．提案のディジタルLDOは回路系トップの学会にて高く評価され，回路系トップのジャーナルに招待される経緯となった．
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| Strategy for Future Research Activity |
本研究の目標は順序統計に基づく設計によりアナログ集積回路の低消費電力設計手法を確立することである．今年度は提案手法に基づき高速なA/D変換回路とディジタルLDOのチップ試作を行い，実測により提案手法の妥当性を検証できた．提案手法は学会に高く評価されたが，多数の素子をチップ上に搭載する面積をより小さくできないかというコメントを多数寄せた．今年度の成果により提案手法の妥当性を実証できたため，今後は面積の削減歩法について検討を行っていく予定である．面積の削減手法に再構成可能な構造を採用し，キャリブレーション時に素子内の構造を再構成しながら最適な構成を保存しておく．そして，すべての素子のキャリブレーションが終了した後，保存した構成にてそれぞれの素子を動作させることにより目標の性能を達成する．これより，必要最低限の素子のみをチップ上に搭載し，素子内の構造を再構成することになるため，面積の大幅な削減が可能となる．素子内の構造を再構成可能にすることで素子自体の面積は少し大きくなるが，レイアウトの工夫によりその面積オーバヘッドを小さく抑えることが可能である．具体的に，来年度は再構成可能なコンパレータ構造を採用し，前回の4分の1の面積で同性能のA/D変換回路を実現することを目標とする．検討した回路を商用の65nmプロセスのチップに実装し，実測より提案手法の妥当性を検証する．同様に，再構成可能な構造による回路設計をディジタルLDOにも応用し，面積と性能のさらなく向上を狙う．これらの回路の評価結果について回路系トップの学会とジャーナルに論文発表を行っていく．
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