Realization of chip authentication circuit using a leak monitor and elucidation of resistance mechanism against machine learning attacks

Research Project

Project/Area Number	22K11959
Research Category	Grant-in-Aid for Scientific Research (C)
Allocation Type	Multi-year Fund
Section	一般
Review Section	Basic Section 60040:Computer system-related
Research Institution	Shibaura Institute of Technology
Principal Investigator	宇佐美公良芝浦工業大学, 工学部, 教授 (20365547)
Project Period (FY)	2022-04-01 – 2025-03-31
Project Status	Granted (Fiscal Year 2022)
Budget Amount *help	¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000) Fiscal Year 2024: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000) Fiscal Year 2023: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000) Fiscal Year 2022: ¥2,080,000 (Direct Cost: ¥1,600,000、Indirect Cost: ¥480,000)
Keywords	PUF / ハードウェアセキュリティ / リーク電流 / 製造ばらつき / 超低電圧 / ハードウェア・セキュリティ
Outline of Research at the Start	半導体チップの認証技術PUFは、複製困難な製造ばらつきを個体認証に用いるハードウェア・セキュリティ技術であるが、機械学習攻撃に対する脆弱性が課題である。この課題を解決するため、ばらつきによって複雑に変化する半導体のリーク電流をPUFに利用した、リークモニタ型PUF回路の構成方式とチップへの実現手法を確立する。さらに、チップ試作と実機評価を通じ、攻撃耐性の向上に影響を与えるメカニズムを明らかにする。
Outline of Annual Research Achievements	MOSトランジスタの製造ばらつきにより生ずるリーク電流のばらつきを、チップの個体認証に用いるべく、同一の回路からなる2つのリークモニタで僅かなリークばらつきを検出して利用する新たなPUF回路を考案し、65nmFDSOIプロセスを想定して設計した。とくに、IoTデバイスやセンサノード等への応用を考えた場合、環境発電で得られる小さい起電力でも動作できるような、動作電圧の広いPUF回路が求められる。このため、超低電圧(0.4V)まで動作させることを想定し、どの回路定数が最も性能に及ぼす影響が大きいかを、実験計画法を用いて特定し、回路を最適化した。これにより、超低電圧下での動作でも先行研究に比べPUFとしての性能（ユニーク性、再現性等）が上回ることがシミュレーションで確かめられた。この成果は電子情報通信学会の研究会で発表した。得られた知見に基づき、上記の製造プロセスでチップ試作を行うべくレイアウト設計を進めたが、国内の大学間で利用している試作サービスでは今後この製造プロセスでの試作が行われないことになり、中断を余儀なくされた。急遽、試作が継続される180nmプロセスを想定して回路を変更し、レイアウト設計を進めている。
Current Status of Research Progress	Current Status of Research Progress 3: Progress in research has been slightly delayed. Reason 計画当初、65nmFDSOIの製造プロセスを用いてチップ試作を行うべく、レイアウト設計を進めたが、国内の大学間で利用している試作サービスでは今後この製造プロセスでの試作が行われないことが2023年1月末に通知され、計画の変更を余儀なくされた。急遽、試作が継続される180nmプロセスを想定して回路を一部変更し、チップ試作に向け、レイアウト設計を進めているため。
Strategy for Future Research Activity	計画変更により使用することになった180nmプロセスでは、当初計画の65nmプロセスに比べデバイス本来のリーク電流が小さいため、リークモニタで検出できるレベルまで大きくする必要がある。回路面積の増大を抑えつつ、ゲート電圧の制御によりリーク電流を制御する新たな方式が考案できたので、当初の回路の一部を変更してレイアウトに組み込むよう進める。