Development of a High-Speed and Low-Power IPS Processor Capable of Dynamic and Automatic Generation of Decision Tree Circuits
| Project/Area Number |
22K12032
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60070:Information security-related
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| Research Institution | Hokusei Gakuen University |
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Principal Investigator |
佐藤 友暁 北星学園大学, 経済学部, 教授 (00336992)
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| Project Period (FY) |
2022-04-01 – 2026-03-31
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| Project Status |
Granted (Fiscal Year 2022)
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| Budget Amount *help |
¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000)
Fiscal Year 2025: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
Fiscal Year 2024: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
Fiscal Year 2023: ¥780,000 (Direct Cost: ¥600,000、Indirect Cost: ¥180,000)
Fiscal Year 2022: ¥780,000 (Direct Cost: ¥600,000、Indirect Cost: ¥180,000)
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| Keywords | 決定木 / FPGA / 機械学習 / IPS / CAD / 動的自動生成 / 再構成可能回路 / ウェーブパイプライン |
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| Outline of Research at the Start |
本研究では我々が開発してきたApplication Specific Integrated Circuit (ASIC)と再構成可能なハードウエアであるFPGAの協調設計と回路全体のウェーブパイプライン化による動的かつ自動に構成可能な決定木によるサイバー攻撃やデータ漏洩の検知を実現する回路の開発を行います。0.18μm C-MOSテクノロジを使用し，この回路が搭載されたIPSプロセッサのチップ化を行い，動作検証を行うことで本研究の優位性を明らかにします。さらに，新たなサイバー攻撃への対応を可能にします。
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| Outline of Annual Research Achievements |
本研究の目的は高速なデータ転送レートにおける多様なサイバー攻撃からデータを守ることを目的とした低消費電力で動作するIntrusion Prevention System (IPS)を実現することです。多様なサイバー攻撃からデータを守るためには，機械学習を用いた高速かつ低消費電力で動作するプロセッサでの検知や防御処理が不可欠です。機械学習の中で決定木はField-Programmable Gate Arrays (FPGA)上の回路に効率よく実現可能ですが，通常のFPGAは動的にPFGA上の回路を構成することができません。したがって，動的かつ自動にFPGA上に決定木の回路を構成させることは不可能です。また，高速・低消費電力化の設計手法は限られます。本研究では我々が開発してきたApplication Specific Integrated Circuit (ASIC)と再構成可能なハードウエアであるFPGAの協調設計と回路全体のウェーブパイプライン化（以下ウェーブ化）による動的かつ自動に構成可能な決定木によるサイバー攻撃やデータ漏洩の検知を実現する回路の開発と評価を目的として以下について取り組みを行いました。
(1)我々が開発を行ってきたFPGA上に決定木回路の構築を行いました。
(2)不正アクセスの検知に必要な機械学習アルゴリズムの検討をおこないました。
(3)Connection Block (CB)においては、我々が開発を行ってきたCADを使用し、効率的に開発が行えることを明らかにしました。
(4)VPS（Virtual Private Server）上のサーバを用いてパケットの収集を行いました。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
本研究で核になる決定木回路を我々が開発をおこなってきたFPGA上に構築することができた。また我々が開発を行ってきたFPGA向けのCADの開発も行ってきたことで効率的にFPGA上の回路開発を行うことができるようになった。一方、新型コロナの影響で出張が制限されてきたことで、成果発表や研究打ち合わせが制限されてきた。
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| Strategy for Future Research Activity |
今後はこの決定木回路の成果を査読付き論文として公表をおこないます。また、この決定機回路を動的に変更できる状況の評価を行います。
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Report
(1 results)
Research Products
(3 results)
