小型・高効率な次世代大容量電力変換器を実現する基板レイアウトの設計理論の確立

Research Project

Project/Area Number	22K14242
Research Category	Grant-in-Aid for Early-Career Scientists
Allocation Type	Multi-year Fund
Review Section	Basic Section 21010:Power engineering-related
Research Institution	Okayama University
Principal Investigator	石原將貴岡山大学, 自然科学学域, 助教 (10908304)
Project Period (FY)	2022-04-01 – 2025-03-31
Project Status	Granted (Fiscal Year 2022)
Budget Amount *help	¥4,550,000 (Direct Cost: ¥3,500,000、Indirect Cost: ¥1,050,000) Fiscal Year 2024: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000) Fiscal Year 2023: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000) Fiscal Year 2022: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
Keywords	パワーエレクトロニクス / SiC-MOSFET / 誤動作 / 電気自動車
Outline of Research at the Start	並列接続したSiC-MOSFETはスイッチングに伴うノイズに起因する誤動作が発生しやすく，SiC-MOSFETを大電力用途へ適用する際の足枷となっている。これまで，並列接続していない場合の誤動作については，基板レイアウトを適切に設計し，デバイスの端子や基板の配線に潜在する寄生インダクタンスを上手く調整することで回避可能であることを明らかにしている。しかしながら，並列接続した場合は，誤動作のメカニズムが著しく複雑になるため，基板レイアウトの設計理論は未だ解明されていない。そこで本研究では，誤動作無しでSiC-MOSFETを並列駆動するための基板レイアウトの設計理論を確立する。
Outline of Annual Research Achievements	次世代パワーデバイスであるSiC-MOSFETの誤動作の無い並列駆動の実現を目指し，本年度は，2並列接続した場合における基板レイアウトの設計理論の確立を目標に研究を進めてきた。まず，誤動作の2種類の発生パターンに着目して導出した簡単な等価回路を用いて，2並列した場合の誤動作が発生しないための条件を定式化した。その結果，2つのSiC-MOSFETが並列に接続されている場合の誤動作は，並列接続していない場合の誤動作と同様に，SiC-MOSFETの寄生容量値に応じて回路基板に潜在する寄生インダクタンスを適切に調整すれば回避できることを明らかに出来た。また，回路シミュレータPSpiceを用いて誤動作発生の有無と寄生インダクタンス値の関係を調べることで，導出した理論の妥当性を確認することに成功した。現在，この理論の有効性を検証するために，実際のインバータ回路を製作し，寄生インダクタンスを調整して2並列接続した場合における誤動作を回避できるかを試験中である。具体的には，ダブルパルス試験で50A程度のスイッチング試験を行い，幾つかの回路条件で誤動作の有無を検証している。その結果，おおよそ理論通りのインダクタンス値で誤動作を抑制できていることを確認できたが，まだ試験は完了しておらず，更なる回路条件下での評価が必要になっている。このまま2並列接続した際の誤動作を抑制する基板レイアウトの設計指針が確立できれば，より大電力アプリケーションにおいても，SiC-MOSFETの高速スイッチング動作を犠牲にすることなく，電力変換器を飛躍的に小型・高効率化できる可能性がある。
Current Status of Research Progress	Current Status of Research Progress 3: Progress in research has been slightly delayed. Reason 本研究の進捗は一部で遅延が見られる。等価回路による理論の構築とPSpiceを使用したその検証は予定通りに進展した。しかしながら，理論の実機検証をするためのインバータ回路の製作においては，想定以上の時間が必要となった。理論の妥当性を検証するためには，特定の寄生インダクタンスを達成するようなインバータ回路の作製が不可欠である。しかしながら，特定の寄生インダクタンスを狙ってインバータ回路を作製するのは実際には難しく，経験に基づく試行錯誤が必要となり，これにより想定以上に時間が掛かった。また，パワー半導体デバイスの2並列駆動を行うインバータ回路は複雑性が高いため，寄生インダクタンスの測定だけでなく，適切な測定手法を習得する過程も時間を必要とした。以上の理由から，本研究の進捗は一部で遅延が発生している。
Strategy for Future Research Activity	今後の推進方策として，2並列接続した場合の基板レイアウトの設計理論の実機検証を引き続き迅速に行うことを目指す。その一方で，n並列(n>2)した場合の基板レイアウトの設計理論の確立も並行して進める予定である。現在，2並列接続した場合の理論の実機検証に関しては，既にいくつかの条件で試験を実施しており，残りの条件についてもあと1ヵ月程度で評価を終えられると見込んでいる。そして，ここまでの研究成果は，2023年度の電気学会産業応用部門大会および本研究分野における重要な国際会議であるIEEE Energy Conversion Conference and Expo 2023で発表する予定である。さらに，2並列接続した場合の理論の実機検証の完了を待たずに，n並列(n>2)した場合の設計理論の確立への影響を最小限に抑える策として，可能な範囲で作業を並行して進めることを計画している。具体的には，「解析力学を用いた等価回路の導出方法」を利用した設計理論の拡張や，回路シミュレータを用いて解析結果の妥当性を早期に確認する。また，4並列以上のインバータの試作や実機検証についても，可能な範囲で早期に計画を進める。これらの対策により，科研費の効率的な活用と成果の最大化を目指す。得られた研究成果は，学術論文や学会発表を通じて公表し，知的財産の確保を図る。また，研究の進捗を適時に評価し，必要に応じて計画を見直す。以上の推進方策により，現在の遅延を解消し，本研究を成功に導くことが期待できると考えている。