| Project/Area Number |
22KJ0659
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| Project/Area Number (Other) |
21J21917 (2021-2022)
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| Research Category |
Grant-in-Aid for JSPS Fellows
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| Allocation Type | Multi-year Fund (2023)
Single-year Grants (2021-2022) |
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| Section | 国内 |
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| Review Section |
Basic Section 21060:Electron device and electronic equipment-related
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| Research Institution | The University of Tokyo |
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Principal Investigator |
長田 将 東京大学, 工学系研究科, 特別研究員(DC1)
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| Project Period (FY) |
2023-03-08 – 2024-03-31
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| Project Status |
Completed (Fiscal Year 2023)
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| Budget Amount *help |
¥2,200,000 (Direct Cost: ¥2,200,000)
Fiscal Year 2023: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2022: ¥700,000 (Direct Cost: ¥700,000)
Fiscal Year 2021: ¥800,000 (Direct Cost: ¥800,000)
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| Keywords | 位相同期回路 / リング型発振器 / 低消費電力 / 低位相雑音 / ノイズ解析 / Phase Locked Loop / Harmonic-Mixer / Fractional-N PLL / IC Design / 周波数シンセサイザ / 高調波ミキサ / フィルタリング / 低ノイズ化 / 高効率 / 最適設計手法 |
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| Outline of Research at the Start |
所望の周波数信号を生成する周波数シンセサイザは有線・無線通信、レーダー、そしてコンピューティングやセンサーなど様々な応用にて必須の機能である。またシステム全体の性能はしばしばこの周波数シンセサイザの性能によって律速されることが多い。本研究では様々なノイズ抑制機構を提案し、低ノイズかつ低消費電力を達成する周波数シンセサイザを実現する。周波数合成を行う回路として特に位相同期ループ (Phase-Locked Loop: PLL) が頻繁に用いられるが、本研究ではこれのループ構造に工夫を施すことで内部の雑音をより効果的に抑えることなどを提案する。
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| Outline of Annual Research Achievements |
位相同期回路 (Phase-Locked-Loop: PLL) は様々な応用で必須になる重要な回路ブロックである。本研究では特にその中でも容易に低位相雑音を達成できる構造として期待されている高調波ミキサに基づいたフラクショナル型位相同期回路に取り組んだ。今年度はこの構造を活かしてリング型発振器を用いたPLLの設計、および従来手法とのより詳細な性能比較を行なった。前者について、従来のPLLで用いられるのはインダクタを用いたLC型発振器がほとんどであるが、インダクタの大きな面積によるコストの上昇や磁気的カップリングによる性能劣化などの課題がある。リング型発振器はこれらの問題の多くを解決できる一方でLC型発振器と比べてノイズが大きいため多くの場合用いることは容易でない。本研究では高調波ミキサ型の構造を補助PLLを用いたフィルタリング効果と組み合わせることで発振器のノイズを非常に効果的に抑えられる構造を実現し、リング発振器を用いても十分低いノイズを達成できることを示した。こちらのテーマは昨年度に引き続き取り組んだ物であり、より詳細な解析結果などを加えた上でその成果を国際論文誌にて発表済みである。後者の従来手法との性能比較について、本研究で扱う構造はノイズを効果的に抑えることができる一方で複数のPLLを組み合わせる必要があるため、単体のPLLと比較して本当にノイズ・電力効率が良いのかどうかが自明ではない。そこで本研究では実際のノイズ計算および消費電力の見積もりなどを行うことで高調波ミキサに基づいた構造と従来手法との性能比較を行なった。こちらの成果は先ほどのリング型発振器を用いたPLLの論文などにおいてその優位性を示すために用いた他、今後新たな高調波ミキサに基づく構造を提案する際にそれを正当化するために使用されることが期待される。
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