High-speed event selection with hardware acceleration

• Project/Area Number: 23K03441
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Multi-year Fund
• Section: 一般
• Review Section: Basic Section 15020:Experimental studies related to particle-, nuclear-, cosmic ray and astro-physics
• Research Institution: High Energy Accelerator Research Organization
• Principal Investigator: 山田 悟 大学共同利用機関法人高エネルギー加速器研究機構, 素粒子原子核研究所, 准教授 (60391265)
• Project Period (FY): 2023-04-01 – 2026-03-31
• Project Status: Granted (Fiscal Year 2023)
• Budget Amount: ¥2,730,000 (Direct Cost: ¥2,100,000、Indirect Cost: ¥630,000); Fiscal Year 2025: ¥650,000 (Direct Cost: ¥500,000、Indirect Cost: ¥150,000); Fiscal Year 2024: ¥650,000 (Direct Cost: ¥500,000、Indirect Cost: ¥150,000); Fiscal Year 2023: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000)
• Keywords: トリガー / データ収集 / 素粒子実験

Outline of Research at the Start

素粒子・原子核・宇宙物理分野の実験では、検出器の微細化や加速器性能向上によって得られる大量のデータによって測定精度を上げていくというトレンドがある。このような実験においてボトルネックの一つとなってくるのが、リアルタイムで重要なイベントの選別を行うイベントフィルタリングの部分である。この作業は従来ソフトウェアによってなされてきたが、CPU の性能向上に依存する手法には限界が見えてきた現在、ソフトウェアによるデータ処理にFPGAのファームウェアによる処理を融合して活用することで、実験におけるイベント選別のパフォーマンスを飛躍的に向上させることを目指す。

Outline of Annual Research Achievements

本研究では高エネルギー物理実験で必須となるリアルタイムで行われる高次トリガーのイベント再構成の処理速度を向上させるために、従来型のCPU上で走るソフトウェアによるイベント再構成だけでなく、FPGAによるアクセラレーションを用いた性能向上にフォーカスしている。具体的にはBelle II実験で使用されているイベント再構成アルゴリズムにおける処理の高速化を目指しており、2024年度には主として開発用テストベンチの構築と、Belle II実験で使用される高次トリガーアルゴリズムの調査に取り組んだ。テストベンチ構築においては、専用のFPGAアクセラレータカードを搭載したサーバを導入し、AMD Xilinxのファームウェア開発環境を整備した。その他にも、Belle II実験で使用されているデータ送受信で用いられているFPGAを搭載したPCI Expressボードを利用した開発環境も整えた。Belle II実験のイベント再構成アルゴリズムについては、特に飛跡検出器におけるトラックファインディングやトラックフィッティングの計算処理において多くのCPU時間が消費されていることが分かったため、このアルゴリズムの一部のFPGA移植を検討しているところである。加えて現在Belle II実験で使用されているFPGA搭載のPCI Expressボードを活用し、FPGAアクセラレータとサーバ間で必要となるPCI Expressによる高速転送を実現するためのドライバソフトウェアの開発を行い、PCI Express Gen3.0の8レーンx2を使用した高速転送の試験を実施することができた。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

半導体製品関連の納期の問題があったが、年度内に開発環境の整備を行うことができた。またBelle II実験におけるイベント再構成アルゴリズムのうち、計算リソースをどれが沢山消費しているかの情報を得ることもでき、来年度からはFPGAアクセラレータへの実装および試験を進めていけると考えている。

Strategy for Future Research Activity

Belle II実験におけるイベント再構成アルゴリズムにおいて、どの部分がCPUリソースを消費しているかの知見に基づき、2023年度に整備したFPGAアクセラレータ開発環境を用いて、ソフトウェアからファームウェアへの移植を実際に行い、それによる処理能力の向上や必要なFPGAリソースなどを評価していく。