Design-less system for analog integrated circuits -Synthesis of new circuit topology to meet specifications

Research Project

Project/Area Number	23K11031
Research Category	Grant-in-Aid for Scientific Research (C)
Allocation Type	Multi-year Fund
Section	一般
Review Section	Basic Section 60040:Computer system-related
Research Institution	Kyoto Institute of Technology
Principal Investigator	高井伸和京都工芸繊維大学, 電気電子工学系, 教授 (70318905)
Project Period (FY)	2023-04-01 – 2026-03-31
Project Status	Granted (Fiscal Year 2023)
Budget Amount *help	¥4,160,000 (Direct Cost: ¥3,200,000、Indirect Cost: ¥960,000) Fiscal Year 2025: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000) Fiscal Year 2024: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000) Fiscal Year 2023: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
Keywords	アナログ集積回路設計 / 自動合成 / 人工知能
Outline of Research at the Start	集積回路の自動設計の実現は、専門的な知識を必要としない設計を可能とし、設計者の裾野が広がることで多彩なアイデアによる電子機器の実現を可能にする。近年の機械学習の発展によりアナログ集積回路の素子値自動設計は実用レベルに到達したが、新たな回路構造を合成するには至っていない。本研究の目的は、既存回路構造の特徴を機械学習を用いて学習し情報として蓄積することで、要求仕様を満たす回路構造を自動合成できるシステムを実現し、アナログ集積回路の設計レスシステムを拡張することである。A/D 変換回路用コンパレータやセンサーユニット用演算増幅回路を自動合成し、試作による実デバイスでも有効性を確認する。