Development of hardware design system for high-speed dynamically reconfigurable devices
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23K11032
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Okayama University |
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Principal Investigator |
渡邊 誠也 岡山大学, 環境生命自然科学学域, 助教 (90304336)
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| Co-Investigator(Kenkyū-buntansha) |
渡邊 実 岡山大学, 環境生命自然科学学域, 教授 (30325576)
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| Project Period (FY) |
2023-04-01 – 2026-03-31
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| Project Status |
Granted (Fiscal Year 2023)
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| Budget Amount *help |
¥4,680,000 (Direct Cost: ¥3,600,000、Indirect Cost: ¥1,080,000)
Fiscal Year 2025: ¥1,820,000 (Direct Cost: ¥1,400,000、Indirect Cost: ¥420,000)
Fiscal Year 2024: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Fiscal Year 2023: ¥1,690,000 (Direct Cost: ¥1,300,000、Indirect Cost: ¥390,000)
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| Keywords | 高速動的再構成可能デバイス / ハードウェア記述言語 / ハードウェア設計システム / 光再構成型ゲートアレイ / 再構成可能デバイス |
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| Outline of Research at the Start |
一般的なFPGAに比べ高速に回路の切替が可能な光再構成型ゲートアレイを活用すると，命令の切替をハードウエアの再構成で行う単一命令のプロセッサ MISC(Mono-Instruction Set Computer)の実装が可能になり，プロセッサの性能を飛躍的に高めることができる.
本研究では，高速動的再構成機能を有する光再構成型ゲートアレイを基盤とするMISC実装向けのハードウェア設計システムの開発に取り組み，高速動的再構成可能デバイスに実装するハードウェアの記述手法，ハードウェア記述からの回路合成手法，および高速動的再構成可能デバイスに必要な機能を開発し，MISC の有用性を明らかにする.
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| Outline of Annual Research Achievements |
本研究では，高速動的再構成機能を有する光再構成型ゲートアレイを基盤とする単一命令のプロセッサ（MISC: Mono Instruction Set Computer）実装向けのハードウェア設計システムの開発に取り組み，(1) 高速動的再構成可能デバイスに実装するハードウェアの記述手法，(2) ハードウェア記述からの回路合成手法，および (3) 高速動的再構成可能デバイスに必要な機能を開発し，単一命令プロセッサ（MISC）の有用性を明らかにする．具体的には，ハードウェアを記述言語 FSL のコンパイラをベースに高速動的再構成機能を有する光再構成型ゲートアレイを基盤とする MISC 実装向けのハードウェア設計システムの構築を図り，動的再構成可能デバイスで動作させるハードウェアの効率的な設計法を実現する．
2023年度は，ハードウェア記述言語のレベルで高速動的再構成の機能を活用するために必要な機能を検討し，FSLの言語機能の拡張と実装に取り組んだ. また実験的なMISCプロセッサの設計と評価を行った．加えて光再構成型ゲートアレイへのマルチコンテキスト回路実装に取り組み評価を行った．
具体的には，設計システムの配置配線処理を担うツールとして汎用的な配置配線ツールのVTR(Verilog to Routing)の活用を目指し既存の設計ツールとの連携を図る手法の検討を行った．プロセッサの設計事例として，小規模な MISC プロセッサの設計を行い光再構成型ゲートアレイへの実装を想定しシミュレーションによる実験的な評価を行った．また，RISC-V プロセッサの構成要素の三重化実装に取り組み，ハードウェア記述から自動的に三重化回路を生成する手法の開発に取り組み，コンパイラへの実装を試みた．光再構成型ゲートアレイデバイスの開発に取り組み，複数コンテキストで回路を冗長化する手法の評価を行った．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
設計ツールの開発においては，開発中のFSLコンパイラに対してハードウェア記述言語 Verilog HDL への変換機能の充実を図ることで，汎用のFPGA向けの配置配線ツールであるVTR（Verilog to Routing）との接続性を確保した．また，VTRを光再構成型ゲートアレイ向けの配置配線ツールとして利用するためのカスタマイズや変換ツールの設計と実装に取り組み，小規模な回路に対して適用できることを確認した．さらに，回路構成情報から光再構成型ゲートアレイを構成する際に用いるホログラフィックイメージを生成するツールの実装を行ない，関連するツールとの連携方法について検討を進めている状況にある．
MISCプロセッサの実装に関しては，光再構成型ゲートアレイに小規模なプロセッサを実装してシミュレーション評価に取り組んでいる状況であり，今後実用的な規模のプロセッサとして設計する見通しが得られている．MISCプロセッサの命令セットの１つとしてはRISC-Vを想定しており，FSLを用いてRISC-Vプロセッサの実装を進めると同時に，プロセッサの構成要素の三重化によって放射線耐性を高めるプロセッサの実現も進めている．
並行して光再構成型ゲートアレイに関する研究開発も進めている状況である．複数の回路情報（マルチコンテキスト）を高速に切り替える手法を実機で実現し評価している状況である．今後，設計するMISCプロセッサを高速に動的再構成を行える光再構成型ゲートアレイに実装し実機で評価する環境が整いつつある状況にある．
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| Strategy for Future Research Activity |
引き続き，本研究課題で実現を目指ざすハードウェア設計システムのソフトウェア実装を進めるとともに，システムを構成する各ツールの連携の実現を図っていく．また，MISC プロセッサをハードウェア記述言語 FSLを用いて記述し，設計を進めていくとともに，ハードウェア記述言語 FSLの記述機能の拡張とコンパイラの機能拡張に取り組んでいく．．
これまでに設計した実験的なMISCプロセッサに比べ，より実用的な機能を有する大規模なMISCプロセッサの設計を進めていく．このMISCプロセッサの光再構成型ゲートアレイへの実装に取り組み，評価実験を行う．評価結果を検討，分析し， 言語機能のさらなる拡張と改良を進めていく．また，動的再構成機能をより有効に活用するために光再構成型ゲートアレイ自体が備える機能および回路について検討し，光再構成型ゲートアレイのデバイスの改良に取り組む. これらと平行して，FSL記述によるハードウェア設計に取り組みつつ，高速に再構成が行えるメリットを活かしたハードウェアの事例や動的再構成機能を活用するハードウェアの設計事例の蓄積を図っていく.
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Report
(1 results)
Research Products
(6 results)
