| Project/Area Number |
23K11033
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| Research Category |
Grant-in-Aid for Scientific Research (C)
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| Allocation Type | Multi-year Fund |
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| Section | 一般 |
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| Review Section |
Basic Section 60040:Computer system-related
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| Research Institution | Ehime University |
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Principal Investigator |
高橋 寛 愛媛大学, 理工学研究科(工学系), 教授 (80226878)
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| Co-Investigator(Kenkyū-buntansha) |
樋上 喜信 愛媛大学, 理工学研究科(工学系), 教授 (40304654)
王 森レイ 愛媛大学, 理工学研究科(工学系), 講師 (90735581)
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| Project Period (FY) |
2023-04-01 – 2026-03-31
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| Project Status |
Granted (Fiscal Year 2023)
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| Budget Amount *help |
¥3,900,000 (Direct Cost: ¥3,000,000、Indirect Cost: ¥900,000)
Fiscal Year 2025: ¥1,560,000 (Direct Cost: ¥1,200,000、Indirect Cost: ¥360,000)
Fiscal Year 2024: ¥1,040,000 (Direct Cost: ¥800,000、Indirect Cost: ¥240,000)
Fiscal Year 2023: ¥1,300,000 (Direct Cost: ¥1,000,000、Indirect Cost: ¥300,000)
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| Keywords | 構造型情報処理アーキテクチャ / 故障検査 / テスト容易化設計 / 組込み自己テスト / フィールドテスト / ディペンダブルコンピューティング |
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| Outline of Research at the Start |
超スマート社会の構成要素であるクラウド，エッジのそれぞれにおいて更なる機器の知能化が必要であり，機械学習に必要な計算処理に適した回路を構成する「構造型情報処理アーキテクチャ」の研究・開発が進展しているが，構造型情報処理アーキテクチャに対する故障検査法は未だ確立されていない。
研究計画では，構造型情報処理アーキテクチャがもつ特徴的な回路構造を考慮したテスト法およびそれらを組込み自己テストによって実行するフィールドテスト法を提案する。具体的には，構造型情報処理アーキテクチャに対する高効率なテスト法およびそれを実行するためのテスト容易化設計法を提案する。本研究では知的情報機器の高信頼化を目指す。
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| Outline of Annual Research Achievements |
本研究の目的は，構造型情報処理アーキテクチャがもつ特徴的な回路構造を考慮したテスト法およびそれらを組込み自己テストによって実行するフィールドテスト法を提案することである。そのために，次のことを明らかにしていくために目標を設定している。目標①構造型情報処理アーキテクチャに対する故障影響を評価する。目標②構造型情報処理アーキテクチャに対する構造テスト法を提案する。目標③構造型情報処理アーキテクチャに対する組込み用テストパターンを提案する。目標④構造型情報処理アーキテクチャに対するフィールドテストを提案する。
本年度は，目標①に対しては，構造型情報処理アーキテクチャに対する故障影響の評価を行った。構造型情報処理アーキテクチャのモデルとして，インメモリアーキテクチャを持つ記憶素子と演算素子を一体化した集合演算プロセッサー（Set-Operation Processor: SOP）を対象とし，そのアーキテクチャをFPGA上に実装した。SOP の特徴的な構造は，演算機能付きメモリ素子ピクセルを相互接続することによる形成されたピクセル行列構造である。次に，FPGA上に実装するために設計したデータを利用して，構造型情報処理アーキテクチャに対する故障影響を評価するためにコンピュータシミュレーション実験を行った。演算機能付きメモリ素子ピクセルを構成する論理回路に縮退故障を挿入して，その故障の影響が外部まで伝搬するか否かを判定できるシミュレーション環境を構築した。目標②に対しては，FPGA上に実装するために設計したデータを利用して，SOPを検証するための検証用の画像データとその命令列を検討した。目標③に対してはテスト容易化設計としてのテストポイントの挿入法を提案し，その有効性を評価した。
本年度の研究成果は，1編の査読付き国際会議論文および２編の電子情報通信学会技術研究報告において発表を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度は，目標①に関しての研究が進展し，その成果をまとめたものを電子情報通信学技術報告として発表した。具体的には，FPGA上にSOPアーキテクチャをハードウェア記述言語であるVerilog HDL言語で記述して回路を設計した。また，検索画像の入力などのホストPCとの通信にはUSB通信を利用する評価実験環境を構築した。さらに，FPGA上に実装するために設計したデータを利用して，SOPの機能検証やSOPの特徴的なアーキテクチャを構成する論理回路に対して疑似的に故障を挿入し，その故障影響の伝搬状況を評価できる故障シミュレーション環境を構築した。この故障シミュレーション環境を利用することによって構造的情報処理アーキテクチャにおける物理的な欠陥に起因する論理故障の影響を評価する。
目標②に対しては，構造的情報処理アーキテクチャにおける故障シミュレーションを利用することによって，構造的情報処理アーキテクチャによって実現する特徴的な機能を検証するための検証データと検証命令列によって，対象とする論理故障がどの程度検出可能であるかを評価している。このことが明らかになれば，目標②における構造的情報処理アーキテクチャに対する構造テスト用のテスト画像とその命令系列の検討に有用な情報となる。
目標③に対しては，テスト容易化設計として回路の可制御性と可観測性を向上させるために被検査回路に挿入するテストポイントの挿入箇所の選定アルゴリズムに関する研究が進展し，査読付き国際会議論文として発表した。具体的には，グラフ化した論理回路の構造情報とテスタビリティ情報を多変量時系列データとして扱い，時空間グラフニューラルネットワークを用いてその特徴を抽出し，深層強化学習DQNを用いたテストポイント挿入箇所の選定法を提案した。さらに，ベンチマーク回路に対する評価結果により，提案法の有効性を確認できた。
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| Strategy for Future Research Activity |
令和6年度の目標それぞれに対して，以下のような研究を進める計画である。 目標①に対しては，開発した故障シミュレーションを利用して 構造型情報処理アーキテクチャに対する故障影響を定量的に評価する。この評価に基づいて，構造型情報処理アーキテクチャにおいても構造テストが必要であることを議論する。目標②に対しては，各種構成要素を格子状に接続するアドレス線やデータ線などのインターコネクト上の縮退故障のテスト法を提案する。構造テスト法の基本的な考え方は，格子を構成するモジュールの数に依存しないで，アドレス線やデータ線などのインターコネクト上の縮退故障を検出するために必用な格子状のテスト画像（バイナリバイセクションパターン）を検討する。さらに，その格子状のテスト画像を網羅的にインターコネクトに設定するために必用な命令系列を提案する。目標③に対しては，構造的情報処理アーキテクチャにおける組込み自己テストを実現するために，テスト画像（バイナリバイセクションパターン）の最適な入力順序を求める。提案法の評価として，組織化された格子画像のテスト用画像（バイナリバイセクションパターン）のサイズとそれらによるインターコネクト上の故障の検出率，並びにテスト用画像の印加・実行時間を算出する。目標④のフィードテストのためのテスト機構の提案に関しては，特徴ある機能を実現している構造型情報処理アーキテクチャをもつチップの組込み自己テストとしてソフトウェア方式を提案する。システム稼働時からテストモードに遷移し，メモリからテスト用入力画像とそれらを効率よく印加するための命令列を読み出し，それを実行することで，モデルアーキテクチャで実現した画像集合演算によるパターンマッチングなど特徴ある機能をテストする。
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