| Project/Area Number |
23K26167
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| Project/Area Number (Other) |
23H01473 (2023)
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| Research Category |
Grant-in-Aid for Scientific Research (B)
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| Allocation Type | Multi-year Fund (2024)
Single-year Grants (2023) |
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| Section | 一般 |
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| Review Section |
Basic Section 21060:Electron device and electronic equipment-related
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| Research Institution | Waseda University |
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Principal Investigator |
川原田 洋 早稲田大学, 理工学術院, 教授 (90161380)
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| Project Period (FY) |
2023-04-01 – 2026-03-31
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| Project Status |
Granted (Fiscal Year 2024)
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| Budget Amount *help |
¥18,720,000 (Direct Cost: ¥14,400,000、Indirect Cost: ¥4,320,000)
Fiscal Year 2025: ¥2,860,000 (Direct Cost: ¥2,200,000、Indirect Cost: ¥660,000)
Fiscal Year 2024: ¥7,540,000 (Direct Cost: ¥5,800,000、Indirect Cost: ¥1,740,000)
Fiscal Year 2023: ¥8,320,000 (Direct Cost: ¥6,400,000、Indirect Cost: ¥1,920,000)
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| Keywords | ダイヤモンドpチャネル / 高電圧インバータ / 高周波スイッチング / ワイドバンドギャップ半導体 / 高電圧回路 |
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| Outline of Research at the Start |
本研究では，MHz台の高周波スイッチングが可能なワイドバンドギャップ半導体を利用した相補型FET（C-FET）による相補型高電圧高速インバータおよびコンバータを開発する．高電圧のC-FETは未だ開発されておらず，本研究では，n-FETにSiCあるいはGaNを，p-FETにダイヤモンドを利用する．ダイヤモンドp-FETは，SiCやGaNのp-FETより100倍は優れ，SiCやGaNのn-FETの性能に近づいており，SiCやGaNのn-FETと組み合わせ，MHz動作の高電圧C-FETを実現する．これによりトランスやフィルタ等のインダクタが超小型化し，システム小型軽量化に貢献する．
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| Outline of Annual Research Achievements |
1.縦型FETでの実電流の増加
縦型ダイヤモンド電界効果トランジスタ（FET）はトレンチ構造の側壁に2次元正孔層を設けることで，可能となった．(001)基板では側壁の{100}面の4面からなるトレンチ構造となる縦型FETの性能向上を行った．側壁の平坦性向上，ドレインとなるp型基板の抵抗率σの低減を図り，1E-2Ωcm台の基板を利用することで，ダイヤモンド縦型FETでは最高の実電流となる6.8Aをゲート幅50mmにて を得た．従来は本グループの3Aが最高であり，大幅な向上となった．パワー半導体ではどれだけ実電流を上げるかが重要で，同ゲート・ドレイン間距離の横型FETより3倍ほど高いドレイン電流密度が得られるようになった．高い耐圧を得るためにはより深く，損傷の少ないトレンチ形成のためのエッチング技術を開発した．トレンチ深さ：幅の比が5:1程度の構造が可能となり，500V以上の耐圧が深いドナーである窒素の分布の工夫で可能となった．窒素の余剰電子が正孔との再結合で正に帯電し，Al2O3層の負電荷シートを補償するスーパー接合（電界緩和層）の形成が考えられる．
2.縦型FETの高密度化とノーマリオフ化
縦型FETのトレンチ幅を縮小し，トレンチの集積化を行い，チップ当たりのトレンチ側壁（ゲートおよびドリフト層）表面積を増加させ，チップ面積で規格化した電流密度を上昇により，オン抵抗を減少させる．現在，エッチング技術の向上によりトレンチ幅2μmの縦型FETは動作している．2次元正孔層のシート抵抗の現在の10kΩ/sqから目標の1kΩ/sqに減少させるべく，表面修飾にて低抵抗化を図っている．これとは別の表面修飾としてSi終端構造があり，側壁チャネルへの適用により，縦型ダイヤモンドFETとしては初のノーマリ―オフ化に成功している．閾値電圧の絶対値は5V以上で，高耐圧FETに適したものとなっている．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
１．高い実電流制御の達成
パワー半導体の重要な機能は，１素子にて数A以上の電流制御が必要である．今回,１素子で6.8Aの電流制御に成功し，オンオフ比も1E8が得られている．これがトレンチ側壁を利用する縦型FETにて実現されていることが今後の発展において重要である．パワーは半導体は大電流制御と耐圧の両立のため，素子のコンパクト化が求められ，1チップ上での高い電流密度が求められる．つまり，弱電用の2次元MOSFETと異なり，高電圧高電流用では3次元MOSFETである縦型構造が必須である．上記の結果より， 10A/素子が視野に入った．チャネル幅50mmにて得られた結果で， この長さのチャネル幅で1か所でも欠陥があれば，上記のような高いオンオフ比は得られない．非常に均一な素子が作製されていることを示している．
２．Si終端構造による閾値の大きなノーマリオフ動作と構造安定性向上
ダイヤモンドFETは研究代表者が開発した水素終端構造のFETでのみ高電流密度，GHZ帯での高周波動作が得られている．水素終端構造の表面のC-H結合はC-C結合よりも結合力が高く，700℃までは安定で，表面準位密度が非常に少なく，MOSFET動作には最適であるが，ゲート絶縁膜の密着性の問題があった．そこで，これに代わる終端構造としてC-Si結合を基本としたMOS界面が検討され，表面準位密度が低く，電流制御性の高く，チャネル移動度が200cm2V-1s-1程度のMOSFETが動作している．しかも，閾値電圧が絶対値で3Vを超えるMOSFETが再現性よく作製されている．高い閾値電圧のノーマリオフ動作は安全性の観点からパワー半導体応用にとって極めて必要な性能である．
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| Strategy for Future Research Activity |
1.C-Si結合によるp-FET構造での移動度向上に伴う2DHGシート抵抗の低減:
ダイヤモンドの水素終端(C-H)表面は界面準位密度が低く，MOS構造作製に適した界面準位密度の少ない終端構造であるが，パワーデバイスに必要なノーマリオフ化が難しい．C-Si界面で2DHGの形成とノーマリオフMOSFETを世界で初めて報告し，本研究においても縦型FETとして最初に実現した．C-Si表面に形成したAlN等がスペーサ層として形成できる．このスペーサでAlN中に負電荷層形成し，これを界面から離す．2 nm程度のスペーサ層により正孔移動度の大幅な上昇が計算されており，この方法で室温にて300 cm2V-1s-1を目指す．バルクの正孔移動度は室温で1500 cm2V-1s-1程度は容易で，チャネル移動度500 cm2V-1s-1以上の潜在性は高い．
2.縦型 ダイヤモンドp-FETの性能向上:
トレンチ構造の側壁に2次元正孔層が得られ，縦型FETが可能となった.本年度は，(111)基板で低指数面の{110}面あるいは{211}面の6面からなるハニカム構造となった縦型FETの性能向上を行う．この構造で同ゲート・ドレイン間距離の横型FETより3倍ほど高いドレイン電流密度が得られるようになった．しかし，高い耐圧を得るためにはより深く，損傷の少ないトレンチ形成のためのエッチング技術が必要となる．トレンチ深さ：幅の比が10:1程度の構造をめざし，1000V以上の耐圧と低いオン抵抗を両立させる．現在の縦型p-FETは580Ⅴであるが， 窒素（ドナー）ドープ分布の工夫でAl2O3層の負電荷シートを補償するスーパー接合（電界緩和層）を検討する．プロセス技術として高耐圧部を担う縦型ドリフト構造のためのダイヤトレンチ技術，絶縁層埋込技術，縦型スーパー接合技術を開発する．
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