Development of Scalable and Secure Embedded Hardware Design Platform

• Project/Area Number: 25K03091
• Research Category: Grant-in-Aid for Scientific Research (B)
• Allocation Type: Multi-year Fund
• Section: 一般
• Review Section: Basic Section 60040:Computer system-related; Basic Section 60090:High performance computing-related; Sections That Are Subject to Joint Review: Basic Section60040:Computer system-related , Basic Section60090:High performance computing-related
• Research Institution: Institute of Science Tokyo
• Principal Investigator: 原 祐子 東京科学大学, 工学院, 准教授 (20640999)
• Project Period (FY): 2025-04-01 – 2029-03-31
• Project Status: Granted (Fiscal Year 2025)
• Budget Amount: ¥15,470,000 (Direct Cost: ¥11,900,000、Indirect Cost: ¥3,570,000); Fiscal Year 2028: ¥3,900,000 (Direct Cost: ¥3,000,000、Indirect Cost: ¥900,000); Fiscal Year 2027: ¥3,900,000 (Direct Cost: ¥3,000,000、Indirect Cost: ¥900,000); Fiscal Year 2026: ¥4,290,000 (Direct Cost: ¥3,300,000、Indirect Cost: ¥990,000); Fiscal Year 2025: ¥3,380,000 (Direct Cost: ¥2,600,000、Indirect Cost: ¥780,000)
• Keywords: ハードウェアセキュリティ

Outline of Research at the Start

近年、組込みハードウェアの消費電力等のサイドチャネル情報を解析し、秘密情報を得ようとするサイドチャネル攻撃の脅威が深刻化している。このような攻撃への対策であるマスキングには安全性保証のための複雑な設計制約がある。そのため、高抽象度設計の最適化技術を用いずに低抽象度）での回路設計することを余儀なくされており、設計効率が非常に悪いと言う問題を抱えていた。本研究はこの成果を基に、既存の高位合成・論理合成の最適化技術がサイドチャネル漏洩に与える影響を解析した上で、漏洩を抑えつつ既存の最適化技術を流用可能な設計基盤を構築することで従来手法の問題解決を目指す。