An electrical image processing accelerator based on network-on-chip

Research Project

Project/Area Number	25K15048
Research Category	Grant-in-Aid for Scientific Research (C)
Allocation Type	Multi-year Fund
Section	一般
Review Section	Basic Section 60040:Computer system-related
Research Institution	Okayama University of Science
Principal Investigator	近藤真史岡山理科大学, 工学部, 准教授 (90590133)
Project Period (FY)	2025-04-01 – 2028-03-31
Project Status	Granted (Fiscal Year 2025)
Budget Amount *help	¥4,550,000 (Direct Cost: ¥3,500,000、Indirect Cost: ¥1,050,000) Fiscal Year 2027: ¥1,430,000 (Direct Cost: ¥1,100,000、Indirect Cost: ¥330,000) Fiscal Year 2026: ¥1,950,000 (Direct Cost: ¥1,500,000、Indirect Cost: ¥450,000) Fiscal Year 2025: ¥1,170,000 (Direct Cost: ¥900,000、Indirect Cost: ¥270,000)
Keywords	Network on Chip / 画像処理 / ビットシリアル / ルーティングアルゴリズム / FPGA
Outline of Research at the Start	グラフィックボード(GPU)に代表される画像処理用ハードウェアアクセラレータの高性能化は，半導体技術の発展に伴う多コア化が大前提であり，その研究対象もコア-メモリ間のデータ転送や演算の効率化に傾倒している．本研究では，次世代の多コア接続技術であるNetwork on Chip(NoC)に基づいて，画素値を内包したパケットを規則的にルーティングすることにより，その伝搬過程を以って画像処理を実現する手法を考案するとともに，GPUに代わる次世代のアクセラレータとしての実装フレームワークの実現を目指す．