| Research Abstract |
1.自己検査機能を有するパルス列剰余数演算回路の個別ICによる構成法の検討。VLSI化の前段階として、TTLICを用いて詳細な回路設計を行い、且つ、実際に試作を行って設計の検証をした。その結果、自己検査機能を有するパルス列剰余数演算回路が22個のTTLICで構成できることが明らかとなった。
2.雑音実験。設計された自己検査パルス列剰余数演算回路が、現実の雑音環境において、所要の誤り検出能力を発揮できるか否かは、重大な関心事である。そこで、標準雑音発生器(ノイズシュミレータ)を購入し、前記の試作回路に、実際に高電圧雑音を印加することにより、誤り発生・検出実験を行った。その結果、本設計の前提としている、単一雑音印加の条件下では、発生した誤りが完全に検出できることが明らかとなった。
3.フォールトトレラントディジタルフィルタの試作。自己検査パルス列剰余数演算回路を用いて、非冗長桁2,冗長桁1を有する2次巡回型フォールトトレラントディジタルフィルタの試作を行い、誤り検出・訂正機能を含む総合動作の確認を行った。この結果、本ディジタルフィルタが23個の自己検査パルス列剰余数演算回路で構成できることが明らかとなった。
4.自己検査パルス列剰余数演算回路のVLSI向き構成法の検討。前記のTTLを用いた回路を、まず、CMOSを用いる回路に修正し、且つ、本回路の動作を、電子回路解析プログラムSPICEを用いて解析した。
5.VLSIのレイアウト設計用CADプログラムの作成。上記回路のレイアウト設計を効率的に行うことのできるよう、カラー図形を、描画,訂正,複写,保存,印刷できるCADプログラムの作成を行った。
6.以上の成果を、電子通信学会の研究会などで発表した。更に、同学会論文誌に投稿し、現在査読中である。
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