セルフチェッキング機能に基づくVLSIテスト方式に関する研究

Research Project

Project/Area Number	63550270
Research Category	Grant-in-Aid for General Scientific Research (C)
Allocation Type	Single-year Grants
Research Field	計算機工学
Research Institution	Tokyo Institute of Technology
Principal Investigator	南谷崇東京工業大学, 工学部, 教授 (80143684)
Co-Investigator(Kenkyū-buntansha)	米田友洋東京工業大学, 工学部, 講師 (30182851) 当麻喜弘東京工業大学, 工学部, 教授 (50016317)
Project Period (FY)	1988 – 1989
Project Status	Completed (Fiscal Year 1989)
Budget Amount *help	¥2,400,000 (Direct Cost: ¥2,400,000) Fiscal Year 1989: ¥300,000 (Direct Cost: ¥300,000) Fiscal Year 1988: ¥2,100,000 (Direct Cost: ¥2,100,000)
Keywords	セルフチェッキング / VLSIテスト / 論理回路 / テスト容易化設計
Research Abstract	オンライン誤り検出のためにVLSIに具備されるセルフチェッキング機能を利用する新しいVLSIオフラインテスト方式を提案し、その実現可能性を探るために以下のような研究を実施し、その成果を得た。 1.前年度に開発したランダム論理回路用多重故障シミュレ-タを用いて、同じく前年度に提案した符号語識別テストを2線式符号でセルフチェッキング化されたISCASベンチマ-ク論理回路に適用し、その多重故障検出率の評価実験を行った。その結果、例えば2重故障ではほとんどのセルフチェッキング機能回路に対しても99.98%以上の故障検出率が達成され、本テスト方式の十分な有効性が確認できた。 2.出力符号語を識別せず、テスト入力として符号語以外に少数の非符号語を加える無識別テストに対しても、1.と同様の評価実験を行い、その有効性を確認した。 3.VLSI実現に適したPLA構造を基本とし最適非順序分離符号を用いたセルフチェッキング組合せ回路の組織的構成法を改良した新しいセルフチェッキング回路構成方式を開発した。両方式のセルフテスト能力、チップ面積オ-バ-ヘッド、速度オ-バヘッドを評価し、PLA構造セルフチェッキング論理回路自動合成の基礎を確立した。 4.PLA用多重故障シミュレ-タを開発した対象とする故障は、デバイス欠落故障、デバイス付加故障、配線短絡故障、配線断線故障、配線論理縮退故障の任意の組合せによる多重故障であり、これは、今後、さらに評価実績を積み上げていく上で強力な評価ツ-ルとなり、さらにセルフチェッキング回路自動合成システムの基本要素となり得る。 5.以上から、提案した方法がセルフチェッキング機能を具備したVLSIに対するオフラインテスト方式として十分有効であることを明らかにするとともに、今後の自動合成システム実現への展望を示した。