2002 Fiscal Year Annual Research Report

微細集積回路の歩留り保障設計技術の研究

Research Project

Project/Area Number	00J03554
Research Institution	Kyoto University
Principal Investigator	岡田健一京都大学, 情報学研究科, 特別研究員(DC1)
Keywords	ばらつき / チップ内ばらつき / 統計的遅延解析 / 配線ばらつき / 統計モデリング / 応答曲面 / 比精度 / MOSFET
Research Abstract	本研究の目的は,プロセスの最適化から回路特性の最適化までを含んだ歩留り最適化設計手法の提案である。製造プロセスをも最適化の対象とすることで,総合的な歩留り最適化が可能となり,歩留りの改善と設計時間の短縮が同時に達成できる。本年度は、デジタル回路を対象として,チップ内のトランジスタばらつきや,ゲート内のばらつきを考慮した統計遅延解析手法について提案を行なった。詳細は下記の通りである。 1.実測値からのチップ内ばらつき抽出手法製造ばらつきを考慮した回路設計では,チップ間のばらつきのみならず,チップ内でのばらつきを考慮する必要がある。本研究では,チップ内ばらつきとチップ間ばらつきのモデル化,および,モデルパラメータの抽出手法を提案する。チップ内ばらつきをチップ間ばらつきから分離するのは困難であったが,電流値のばらつきから直接計算することで,チップ内ばらつきパラメータを抽出する。リングオシレータの発振周波数ばらつきとの比較を行うことで,提案手法の精度検証を行った。 2.チップ内ばらつきのサイズ依存を考慮した統計遅延解析手法現実的な回路遅延変動量を知るために,実測したトランジスタ特性のばらつきからゲート遅延ばらつきを求める。従来の統計遅延解析では,チップ内ばらつきのサイズ依存を考慮していなかったが,応答曲面法を用いた手法により,チップ内ばらつきのサイズ依存性を考慮した遅延モデルの生成手法を提案した。 3.ゲート内ばらつきを考慮した統計遅延解析手法ゲート遅延ばらつきの見積りにおいて,論理ゲート内のトランジスタ間ばらつきを考慮する事が重要である。本研究では,ゲート内でのばらつきを考慮したゲート遅延ばらつきモデルを提案した。提案モデルは,トランジスタ特性を共通成分と独立変動成分に分けて,それらの変動量から遅延時間を与える。具体的な回路の遅延ばらつきを例に,ゲート内ばらつきを考慮する場合としない場合で,遅延分布に差がでることを示した。

Research Products

(8 results)

All Other

All Publications (8 results)

[Publications] 岡田健一, 小野寺秀俊: "トランジスタ特性におけるチップ内ばらつきのモデル化手法"情報処理学会論文誌「システムLSIの設計技術と設計自動化」特集号. 43(5). 1330-1337 (2002)
[Publications] Okada, H., Onodera, H.: "Realistic Delay Calculation Based on Measured Intra-chip and Inter-chip Variabilities with the Size Dependence"IEICE Transacions on Fundamentals. E86-A. (2003)
[Publications] 岡田健一, 小野寺秀俊: "ゲート遅延におけるチップ内ばらつきを考慮した統計遅延解析手法"電子情報通信学会回路とシステム(軽井沢)ワークショップ. 499-504 (2002)
[Publications] 岡田健一, 星野洋昭, 小野寺秀俊: "スパイラルインダクタの最適設計手法"情報処理学会DA Simposium. 10. 247-252 (2002)
[Publications] 岡田健一, 山岡健人, 小野寺秀俊: "CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法"電子情報通信学会技術研究報告. CPSY2002-66. 91-96 (2002)
[Publications] Okada, H., Yamaoka, K., Onodera, H.: "A Statistical Gate Delay Model for Intra-chip and Inter-chip Variabilities"IEEE/ACM ASP-DAC. 31-36 (2003)
[Publications] Okada, H., Yamaoka, K., Onodera, H.: "Statistical Gate-delay Modeling with Intra-gate Variability"The 11th Workshop on Synthesis And System Integration of Mixed Information Technologies. (2003)
[Publications] Hoshino, H., Okada, H., Onodera, H.: "Design Optimization Methodology of Spiral Inductors on Silicon"The 11th Workshop on Synthesis And System Integration of Mixed Information Technologies. (2003)

2002 Fiscal Year Annual Research Report

微細集積回路の歩留り保障設計技術の研究

Principal Investigator

岡田 健一 京都大学, 情報学研究科, 特別研究員(DC1)

Research Products

[Publications] 岡田健一, 小野寺秀俊: "トランジスタ特性におけるチップ内ばらつきのモデル化手法"情報処理学会論文誌「システムLSIの設計技術と設計自動化」特集号. 43(5). 1330-1337 (2002)

[Publications] Okada, H., Onodera, H.: "Realistic Delay Calculation Based on Measured Intra-chip and Inter-chip Variabilities with the Size Dependence"IEICE Transacions on Fundamentals. E86-A. (2003)

[Publications] 岡田健一, 小野寺秀俊: "ゲート遅延におけるチップ内ばらつきを考慮した統計遅延解析手法"電子情報通信学会回路とシステム(軽井沢)ワークショップ. 499-504 (2002)

[Publications] 岡田健一, 星野洋昭, 小野寺秀俊: "スパイラルインダクタの最適設計手法"情報処理学会DA Simposium. 10. 247-252 (2002)

[Publications] 岡田健一, 山岡健人, 小野寺秀俊: "CMOS論理ゲートにおけるセル内特性ばらつきを考慮した統計的遅延モデル化手法"電子情報通信学会技術研究報告. CPSY2002-66. 91-96 (2002)

[Publications] Okada, H., Yamaoka, K., Onodera, H.: "A Statistical Gate Delay Model for Intra-chip and Inter-chip Variabilities"IEEE/ACM ASP-DAC. 31-36 (2003)

[Publications] Okada, H., Yamaoka, K., Onodera, H.: "Statistical Gate-delay Modeling with Intra-gate Variability"The 11th Workshop on Synthesis And System Integration of Mixed Information Technologies. (2003)

[Publications] Hoshino, H., Okada, H., Onodera, H.: "Design Optimization Methodology of Spiral Inductors on Silicon"The 11th Workshop on Synthesis And System Integration of Mixed Information Technologies. (2003)

岡田健一京都大学, 情報学研究科, 特別研究員(DC1)