1990 Fiscal Year Annual Research Report
真空管IC用半導体pーn接合トンネルエミッタに関する研究
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01550305
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| Research Institution | The University of Electro-Communications |
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Principal Investigator |
宇佐美 興一 電気通信大学, 電気通信学部, 助手 (60017407)
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| Co-Investigator(Kenkyū-buntansha) |
横尾 邦義 東北大学, 電気通信研究所, 助教授 (60005428)
後藤 俊成 電気通信大学, 電気通信学部, 教授 (70017333)
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| Keywords | 真空管IC / 微小真空管 / 冷陰極 / トンネルエミッタ / トンネル効果 / 電子放出 / 半導体薄膜 / バイアススパッタリング |
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| Research Abstract |
真空管IC用接合型トンネルエミッタを実現するために、バイアススパッタリング法によるSi基板上への半導体薄膜のエピタキシャル成長および急峻な接合の形成、素子構造と素子のアレイ化のための微細加工プロセスの基礎的検討を行い、次の結果が得られた。
1.バイアススパッタリング法によるSi基板上への半導体薄膜の堆積と接合の形成
昨年度求めた最適スパッタリング条件を用いて、Si基板上に薄いSiおよびGeのスパッタリング膜を成長させ、オ-ジェ電子分光分析により接合のプロファイルを調べた。その結果、接合遷移幅は約400A^^°であった。実用的なトンネル電流を得るには、さらに急峻な接合を形成する成膜条件を求める必要がある。
2.トンネルエミッタの素子構造および寸法の検討
接合型トンネルエミッタでは、電子が通り抜け真空中へ放出するためには真空側電極のn^+層は数nmと非常に薄いことが必要である。しかし、このように電極が薄いと両方向の電流に対して電気抵抗が大きくなるため円形素子の中央と周辺では接合の逆バイアス電圧が異なり、中央部では電子放出が起こらなくなる。このような真空側の半導体膜の面方向抵抗を考慮して素子の半径方向に対する逆バイアス電圧の変化を計算機により数値計算し、n^+層の抵抗率に対してこの電圧の分布を求め素子構造・寸法の設計の目安とすることができた。
3.素子作製のための微細加工プロセスの検討
素子作製およびアレイ化のための微細加工技術として、素子分離のためのレジストへの穴明け、接合表面のクリ-ニングに抵エネルギ-Arイオンビ-ムの応用の可能性を調べた。その結果、レジストのエッチング速度は300eVのArイオンにより約20A^^°/分、オ-ジェ電子分光の結果からSi表面のArクリ-ニングにより接合部の清浄化ができることがわかった。
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