SIMOXを用いた高トランスコンダクタンスMOS電界効果トランジスタの試作研究

1989 Fiscal Year Annual Research Report

• Project/Area Number: 01850005
• Research Category: Grant-in-Aid for Developmental Scientific Research
• Research Institution: The University of Tokyo
• Principal Investigator: 菅野 卓雄 東京大学, 工学部, 教授 (50010707)
• Co-Investigator(Kenkyū-buntansha): 酒井 徹志 日本電信電話株式会社, LSI研究所微細加工技術部, 部長 ; 新井 夫差子 東京大学, 工学部, 助手 (10010927) ; 浅田 邦博 東京大学, 工学部, 助教授 (70142239)
• Keywords: SIMOX / SOI / 短チャンネルMOS電界効果トランジスタ / 超高速集積回路

Research Abstract

1.SiMOX基板を使用した高トランス・コンダクタンスMOS電界効果トランジスタの設計の研究
チャンネル長が0.1μmに近いMOS電界効果トランジスタで短チャンネル効果を制御し、消費電力を減らすには、SiO_2上のシリコン膜の厚さを30mm程度に薄くすることが有効であることを見出した。これはチャンネル断面におけるゲ-ト長とシリコン膜厚との比が大きいために、ドレイン電界がゲ-トにより遮断され、チャンネル長は0.1μm程度と短いにも拘らず長チャンネル・デバイスとしての特性を示すからであると考えられる。猶シリコン膜厚が薄いことは空調電荷制限電流を少くし、消費電力の低減に有効であることが判明した。
2.SiMOX基板における埋め込みシリコン酸化膜とシリコン膜との界面の特性の研究
二つのシリコン・シリコン酸化膜界面を有するMOSダイオ-ドのC-V特性を理論的に検討し、C-V特性の実測値より界面準位密度分布を得る研究を行った。
3.SiMOX基板を用いたデバイス作成プロセスの研究
SOI島分離、ゲ-トパタ-ン、コンタクト・ホ-ル形成、配線パタ-ンいずれも電子ビ-ム直接損画法を用い、ゲ-ト電極加工にはECRストリ-ム・エッチング法により、酸化膜損傷を抑制しアスペクト比の高い加工を実現した。素子領域の分離には通常のLOCOS法ではなく、KOHによる異方性エッチングによるメサ分離を用いた。
4.SiMOX基板を用いたMOS電界効果トランジスタの試作研究チャンネル長を0.15μmより5μmまで変化し、シリコン膜の厚さを30、50、100nmとしてMOS電界効果トランジスタを試作した所、短チャンネル効果の抑制等所期の特性が得られた。

Research Products

• [Publications] H.MIKI,Y.Omura,T.Ohmameuda,M.Kumon,K.Asada,K.Izumi,T.Sakai,T.Sugano: "Fabrication and Characterigation of a Quarter micron Gate CMOS using U1tra-thin si Film (30nm) on SIMOX Substrate" IEDM Technical Digest. 906-911 (1989)