1990 Fiscal Year Annual Research Report
SIMOXを用いた高トランスコンダクタンスMOS電界効果トランジスタの試作研究
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01850005
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| Research Category |
Grant-in-Aid for Developmental Scientific Research (B)
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| Research Institution | The University of Tokyo |
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Principal Investigator |
菅野 卓雄 東京大学, 工学部, 教授 (50010707)
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| Co-Investigator(Kenkyū-buntansha) |
酒井 徹志 日本電信電話株式会社, LSI研究所・微細加工技術部, 部長
新井 夫差子 東京大学, 工学部, 助手 (10010927)
浅田 邦博 東京大学, 工学部, 助教授 (70142239)
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| Keywords | SIMOX / SOI / 短チャネルMOS電界効果トランジスタ / 超高速集積回路 |
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| Research Abstract |
1.SIMOX基板を用いたデバイス作成プロセスとその評価に関する研究
π型シリコン基板に550℃で2×10^<18>cm^2の酸素イオンを打込み、1280℃6時間の熱処理を行い、厚さ500nmの埋込み酸化膜を有するSIMOX基板を作成した。デバイス間の分離はKOHエッチングによりメサ構造をつくることにより行い、CMOSを作成するためのチャネル・ド-ピングはP、nチャネル・デバイス両方に対し、5×10^<11>cm^<-2>のイオン打込みにより行った。ゲ-ト電極はn^+多結晶シリコン層を化学気相堆積法により形成し、反応性イオン・エッチングによりSiN_4の側壁スペ-サを形成後、電子サイクロトロン共鳴エッチングによりパタ-ニングして形成し、最終的にはAlによる配線を行った。パタ-ニングは電子ビ-ムの直描によった。
2.SIMOX基板を用いた高トランス・コンダクタンスMOS電界効果トランジスタによる集積回路の試作研究
埋込み酸化膜上のシリコン層の厚さはエッチングにより、100、50、30nmとし、ゲ-ト長は4μmから0.25μmを実現した。シリコン層を薄くすることによりMOS電界効果トランジスタの耐圧は増大し、シリコン層の厚さが30nmのとき、ゲ-ト長0.3μmで3Vの耐圧を実現した。同時にサブ・スレッショ-ルド特性も改善され、短チャネル効果が抑制されていることが判明した。
51段のCMOSリング発振器を試作し、厚さ100nmのシリコン層を使用し、ゲ-ト長を0.25μmとした場合、シリコン層を30nmと薄くすることにより、遅延時間・電力積としては0.5fJというシリコンMOS電界効果トランジスタでは嘗てない小さい値を得ることに成功した。
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