1990 Fiscal Year Annual Research Report
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02452156
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
南谷 崇 東京工業大学, 工学部, 教授 (80143684)
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| Co-Investigator(Kenkyū-buntansha) |
米田 友洋 東京工業大学, 工学部, 助教授 (30182851)
藤原 英二 東京工業大学, 工学部, 教授 (20211526)
当麻 喜弘 東京工業大学, 工学部, 教授 (50016317)
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| Keywords | フォ-ルトトレランス / セルフチェッキング / プロセッサ方式 / 論理合成 / 論理回路 / 論理式除算 |
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| Research Abstract |
フォ-ルトトレラントシステムの基本ハ-ドウェア要素であるべきセルフチェッキングプロセッサの自動合成システム実現を目的として研究を実施しているが、本年度は、以下のような成果が得られた。
1.SFS(strongly fault secure)性及びSCD(strongly code disjoint)性を満たす組合せ回路の新しい構成方法を開発し、そのフォ-ルトカバレッジ、回路量オ-バ-ヘッド、性能オ-バ-ヘッドに関して、既存の方法と比較評価を行った。この構成方式は、入出力インタ-フェ-スに同一の誤り検出符号を使用するので、セルフチェッキング組合せ回路のカスケ-ド接続によってより大規模な回路を得る場合に適している。
2.多段論理合成で用いる基本演算として、簡易型ブ-ル除算と呼ぶ新しい論理式除算アルゴリズムを開発した。この簡易型ブ-ル除算は、従来のブ-ル除算と代数除算の折衷方式であり、ブ-ル除算と同程度の除算能力を代数除算と同程度の計算時間で実行する。この演算方式を基本としたセルフチェッキング組合せ回路の多段論理合成アルゴリズムの開発、及び、評価を行う予定である。
3.セルフチェッキングプロセッサの基本ビルディングブロックの検討を進める過程で、これまで主として対象としていた論理縮退故障だけでなく、タイミングフォ-ルトがフォ-ルトトレラントシステムの実現にとって深刻な問題になるとの認識に達した。特に、将来、スイッチング遅延が1ピコ秒程度の超高速論理素子が実用化される状況を考慮すれば、現在の同期式プロセッサの設計は事実上不可能になるとの認識から、非同期式プロセッサのア-キテクチャ、回路方式、論理合成方式、セルフチェッキング方式の検討に着手した。
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