1991 Fiscal Year Annual Research Report
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02452156
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
南谷 崇 東京工業大学, 工学部, 教授 (80143684)
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| Co-Investigator(Kenkyū-buntansha) |
米田 友洋 東京工業大学, 工学部, 助教授 (30182851)
藤原 英二 東京工業大学, 工学部, 教授 (20211526)
当麻 喜弘 東京工学大学, 工学部, 教授 (50016317)
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| Keywords | フォ-ルトトレランス / セルフチェッキング / プロセッサ方式 / 論理合成 / 論理回路 / 論理式除算 |
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| Research Abstract |
フォ-ルトトレラントシステムの基本ハ-ドウェア要素であるべきセルフチェッキングプロセッサの自動合成システム実現を目的として、本年度は下記のように研究を実施した。
1)セルフチェッキング回路構成の基礎となるPLA(Programmable Logic Array)の誤りモデルを再検討し、単方向誤り検出符号による入出力符号化で充分なフォ-ルトカバレッジが得られることを確認した。これに基づいて、PLA構成を基本としたセルフチェッキング順序回路の新しい構成法を開発した。
2)前年度に提案した組み合わせ回路の構成法と上記の順序回路の構成法を用いて、いくつかに機能ブロックからなるラルフチェッキング論理回路ネット-ワ-クの構成方法の開発した。この構成法の要点は、ネットワ-ク全体にセルフチェッキング性を持たせるために、各ブロックの写像を適当に変換することによってネットワ-ク内部のブロック間インタフェ-スにあらかじめ定められたすべての符号語パタ-ンを出現させることである。
3)上記の構成法に基づいたセルフチェッキング論理回路ネットワ-クの自動合成システムを試作し、このシステムへの入力となる回路記述、及びこのシステムの生成するセルフチェッキング回路の回路オ-バ-ヘッド、性能オ-バ-ヘッド、フォ-ルトカバレッジの評価を行なった。
4)将来、超高速素子が実用化される状況では、従来の論理フォ-ルトに加えて、タイミングフォ-ルトが深刻な問題になるとの認識から、非同期式プロセッサのア-キテクチャ、回路方式、論理合成方式の検討を行なうとともに、セルフチェッキング回路と非同期式回路の双方で重要な役割を果たす2線式論理の多段論理の多段論理合成アルゴリズムを開発した。
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[Publications] S.Hatakenaka and T.Nanya: "A design method of SFS and SCD combinational circuits" Proceedings of Pacific Rim International Symposium on Fault Tolerant Systems. 168-173 (1991)
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[Publications] T.Nanya,S.Hatakenaka,and R.Onoo: "Design of fully exercised SFS/SCD logic networks" Proceedings of International symposium on Fault Tolerant Computing. (1992)
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[Publications] T.Nanya: "Challenges to asynchronous VLSI processor design" Proceedings of International Conference on Microelectronics. III-1-III-10 (1992)
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[Publications] E.Fujiwara and M.Yoshikawa: "A design method for cost‐effective self‐testing checker for optimal d‐unidirectional error detecting codes" Proceedings of Pacific Rim International Symposium on Fault Tolerant Systems. 174-179 (1991)
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[Publications] 当麻 喜弘,南谷 崇,藤原 秀雄: "フォ-ルトトレラントシステムの構成と設計" 槙書店, 285 (1991)
