機能メモリ型並列プロセサアーキテクチャとそれを用いた超並列アルゴリズムの研究

1992 Fiscal Year Annual Research Report

• Project/Area Number: 02452160
• Research Institution: KYOTO UNIVERSITY
• Principal Investigator: 田丸 啓吉 京都大学, 工学部, 教授 (10127102)
• Co-Investigator(Kenkyū-buntansha): 小野寺 秀俊 京都大学, 工学部, 助教授 (80160927) ; 安浦 寛人 九州大学, 大学院総合理工学研究科, 教授 (80135540)
• Keywords: FMPP / 機能メモリ型並列プロセサ / 超並列アルゴリズム / 超並列計算機アーキテクチャ / 連想メモリ / 機能メモリ / 超並列演算 / 計算機アーキテクチャ

Research Abstract

平成4年度は、前2年度の研究を総合し、FMPPの基本回路を設計してその性能を評価するとともに、種々の応用についてFMPP上の並列アルゴリズムを検討した。さらに、FMPPを既存の計算機システムに組み込む方法等、より実用的な問題点に対する対策を考えた。具体的には
(1)FMPPの回路・レイアウト設計 前年度までの研究成果に基づいて、メモリセルならびに周辺回路の詳細設計を行った。1.2μm CMOSプロセスを用いた製造を予定している。試作FMPPのサイクルタイムは50nsecである。試作FMPPでは、1ワードが32bitで、1ブロックは4ワードで構成する。60mm^2のチップサイズに、32ブロックを集積した。総容量は4096bitである。
(2)FMPPの計算機システムへの組み込み法の検討 FMPPをメインプロセッサの周辺デバイスとして用いる方法とコプロセッサとして用いる方法を検討し、プログラミングの容易さの点でコプロセッサとして用いる方法が優れていることが分かった。さらに、実際に68020をメインプロセッサに用いて、4kbit CAMをFMPPとして動作させるコプロセッサシステムを試作した。
(3)FMPP上の超並列アルゴリズムの開発 FMPPを用いた超並列アルゴリズムを開発した。ナップサック問題に適用した場合、18個の荷物を扱う問題では、ワークステーションを用いた逐次型計算より1000倍速く解ける。レイトレーシングの交差判定演算では、4kブロックのFMPPが逐次型計算より130倍高速であることが明らかになった。
(4)FMPPをコプロセッサとして利用する逐次アルゴリズムの研究 DRC処理専用並列計算機における大量データの選別処理に、(2)で開発したコプロセッサを用いる手法について検討した。現在、実機を用いてデバッグを行なっている。

Research Products

• [Publications] Kazutoshi Kobayashi: "A New Bit-Parallel Block-Parallel Functional Memory Type Parallel Processor Architecture" Trans.IEICE on Electronics. E76-C. (1993)
• [Publications] Hidetoshi Onodera: "Hardware Architecture for Kohonen Network" Trans.IEICE on Electronics. E76-C. (1993)