1991 Fiscal Year Annual Research Report
4値CMOS集積回路に基づく超高速推論ハ-ドウェアエンジンの試作とその応用
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03555082
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| Research Institution | Tohoku University |
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Principal Investigator |
樋口 龍雄 東北大学, 工学部, 教授 (20005317)
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| Co-Investigator(Kenkyū-buntansha) |
羽生 貴弘 東北大学, 工学部, 助手 (40192702)
亀山 充隆 東北大学, 工学部, 教授 (70124568)
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| Keywords | 超高速推論ハ-ドウェアエンジン / パタ-ンマッチングセル / 4値CMOS集積回路 / フロ-ティングゲ-トMOS-FET / 推論チップ |
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| Research Abstract |
本年度では,まず超高速推論ハ-ドウェアエンジンにおいて,処理量が膨大となるパタ-ンマッチング(PM)演算を実行するための4値PMセルの構成法を与えた。4値PMセルは,フロ-ティングゲ-トMOS-FETを用いることにより,しきい値を可変にすることができる。ル-ル情報は,トランジスタのしきい値電圧として記憶させることにより,トランジスタに記憶と演算の機能を持たせることができることから,1セルをトランジスタ1個で実現することができた。4値PMアレ-はリテラルX^<ab>の機能をもつPMセルをアレ-構造にすることにより,完全並列構造が実現できる。得られた4値PMセルの動作を確認するため,回路解析プログラムSPICE2により,シミュレ-ションを行った。フロ-ティングゲ-トMOS-FETの部分には,等価的にル-ル情報をしきい値電圧として設定したnMOS-FETを用いた。その結果,所期の良好な動作をすることが確認できた。
次いで,4値PMセルについて,同等機能をもつ2値回路と集積回路としての性能評価を試みた。2層メタルの2μm設計ル-ルを用いて,実際のレイアウトによる面積比較を行った結果,4値PMセルは2値の場合の約60%の面積にすることができた。これは4値符号化による入力線数の減少によるものである。また,256×256の4値PMアレ-を含む推論チップ全体のレイアウトを行った。PMアレ-は,推論チップ全体の面積の約40%を占めることから,高密度化に非常に有効であることが確められた。一方,推論チップの推論速度は約300nsとなり,ソフトウェアによる実行の場合に比べると超高速であり,超高速推論ハ-ドウェアエンジンを実現できることが明らかとなった。
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[Publications] T.Hanyu: "A Design of a High-Density Multi-Level Matching Array Chip for Associative Processing" IEICE Trans.(電子情報通信学会英文誌). E74. 918-928 (1991)
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[Publications] T.Hanyu: "A Multiple-Valued Logic Array VLSI Based on Two-Transistor Delta Literal Circuit and Its Application to Real-Time Reasoning System" Proc.21st IEEE Int.Symp.on Multiple-Valued Logic. 16-23 (1991)
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[Publications] T.Hanyu: "A Floating-Gate-MOS-Based Multiple-Valued Associative Memory" Proc.21st IEEE Int.Symp.on Multiple-Valued Logic. 24-31 (1991)
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[Publications] T.Hanyu: "Design of a Mutiple-Valued Rule-Programmable Matching VLSI Chip for Real-Time Rule-Based Systems" Proc.22nd IEEE Int.Symp.on Multiple-Valued Logic. (1992)
