4値CMOS集積回路に基づく超高速推論ハードウェアエンジンの試作とその応用

1992 Fiscal Year Annual Research Report

• Project/Area Number: 03555082
• Research Institution: TOHOKU UNIVERSITY
• Principal Investigator: 樋口 龍雄 東北大学, 工学部, 教授 (20005317)
• Co-Investigator(Kenkyū-buntansha): 羽生 貴弘 東北大学, 工学部, 助教授 (40192702) ; 亀山 充隆 東北大学, 工学部, 教授 (70124568)
• Keywords: 知的情報処理 / 物体認識システム / グラフマッチング / クリーク抽出 / VLSIアレー / 3次元物体認識

Research Abstract

本年度は、知的情報処理の一例として、実時間物体認識システムの構成法を明らかにし、その性能評価を行い初期の目的が達成されていることを確めた。初めに、3次元物体のもつ構造をグラフを用いて表現し,モデルとなるグラフとの間でグラフマッチングを行うことにより、構造的パターン認識に基づく3次元物体認織が可能となる点に着目した。グラフマッチングを高速に行うためには、従来実行速度の面で大きな問題となっていたクリーク抽出の高速化が必須である。特に、知能ロボットなどにおける3次元物体認識では、大規模なグラフのクリーク抽出を極めて高速に実行することが要求される。そこで、このクリーク抽出アルゴリズムを検討し、探索木の幅方向に並列性があることに着目して、並列処理ハードウェアによる高速クリーク抽出法を提案した。本アルゴリズムがもつ並列性を十分に利用するためには、幅優先探索と深さ優先探索を組み合わせた探索法が有効であり、これにより使用メモリ量が少なく、高並列探索ができるプロセッサの構成が可能となった。
プロセッサ内部の回路構成については、VLSIアレー内のセルをフローティングゲートMOS-FETを用い、トランジスタのしきい値プログラムという概念に基づき、メモリと演算回路の一体化を行い、回路規模の大幅な縮小を図った。すなわち、1μmNMOS設計ルールに基づくセルのレイアウト設計を行った。その結果プロセッサに含まれる2種類のVLSIアレー部分は、通常の2値論理回路に比べて、約1/5の回路規模で実現することができた。本プロセッサは、汎用ワークステーション(SPARC Station IPX,28.8MIPS)に比べて約500倍の速さでクリーク抽出を行える。例として、7種類の3次元物体モデルとグラフマッチングを行い、不完全なグラフに対しても正しく認識を行うことができた。

Research Products

• [Publications] T.Hanyu: "Dynamically Rule-Programmable VLSI Processor for Fully-Parallel Inference" Electronics Letters. 28. 695-697 (1992)
• [Publications] T.Hanyu: "Digit-Pipelined On-Chip Cligue-Finding VLSI Processor for Real-Time 3-D Object Recognition" Electronics Letters. 28. 722-724 (1992)
• [Publications] T.Hanyu: "Design of a Multiple-Valued Rule-Programmable Matching VLSI Chip for Real-Time Rule-Based Systems" Proc.22nd IEEE Int.Symp.on Multiple-Valued Logic. 274-281 (1992)