1992 Fiscal Year Annual Research Report
演算遅れ時間最小化を指向したロボット制御VLSIプロセッサの開発
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04555076
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| Research Institution | Tohoku University |
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Principal Investigator |
亀山 充隆 東北大学, 工学部, 教授 (70124568)
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| Keywords | 空間的並列処理 / ロボットエレクトロニクス / VLSIプロセッサ / データ依存グラフ / リニアアレー構造 / 再構成可能並列プロセッサ |
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| Research Abstract |
自律的動作を目指した知能ロボット実現のためには、多種多様な処理が必要とされるとともに、センサフィードバックが多い。したがって、実時間処理を可能とするためにはロボットシステムの各処理を演算遅れ時間をできるだけ小さくすることが重要である。本研究では、以上の様な観点から演算遅れ時間最小化を指向したリニアアレー構造VLSIプロセッサアーキテクチャについて考察し、種々の実例を通してその有用性を明らかにすることができた。さらに、実際にVLSIプロセッサの開発を開始しており、以下に主な成果を列挙する。1.[演算遅れ時間最小化の理論的考察]データ依存グラフの並列性を最大限利用するため、リニアアレー構造VLSIプロセッサにおけるロボット制御アルゴリズムの新しいスケジューリング法を提案した。さらに、共有バス結合方式並列VLSIプロセッサにおける要素プロセッサ(PE)間通信時間を減少するため、最適スケジューリングに基づく通信時間の最小化アルゴリズムを提案した。2.[高並列処理アーキテクチャ]演算遅れ時間最小化を達成するリニアアレー構造VLSIプロセッサアーキテクチャとして、ディジタル制御多値VLSIプロセッサ、種々のロボット制御アルゴリズムの実行に広く応用できる、再構成可能並列VLSIプロセッサなどの高並列処理アーキテクチャを具体的に提案した。3.[VLSIプロセッサの仕様化]ロボット制御アルゴリズムで多用される行列演算について検討し、PE間通信に必要となるI/Oポート数や、PE内の乗算器、加算器の個数等を決定するとともに、アーキテクチャレベルでの設計を行った。また、現在のゲートアレイ技術でPEチップを開発するための仕様化を行った。4.[プロセッサ設計計画の再検討]現在VLSI設計CADシステムの導入作業がほぼ完了している。今後は、CADを用いた論理回路レベルでの設計を行う予定である。
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[Publications] B.Kim: "Parallel VLSI Processors for Robotics Using Multiple Bus Interconnection Networks" IEICE Transactions on Fundamentals. E75-A. 712-719 (1992)
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[Publications] K.Shimabukuro: "Design of a Multiple-Valued VLSI Processor for Digital Control" IEICE Transactions on Information & Systems. E75-D. 709-717 (1992)
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[Publications] 藤岡 与周: "冗長マニピュレータ制御用座標変換VLSIプロセッサ" 電子情報通信学会論文誌D-I. J75-D-I. 909-916 (1992)
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[Publications] Y.Fujioka: "240 MOPS Reconfigurable VLSI Processor for Robot Control" 1992 International Conference on Industrial Electronics,Control,Instrumentation,and Automation. Vol.3of3. 1385-1390 (1992)
