OTAを用いた高速アナログ演算回路のニューロ・ファジイシステムへの応用研究

1992 Fiscal Year Annual Research Report

• Project/Area Number: 04650345
• Research Institution: Kumamoto University
• Principal Investigator: 井上 高宏 熊本大学, 工学部, 教授 (70093987)
• Co-Investigator(Kenkyū-buntansha): 佐々木 守 熊本大学, 工学部, 助手 (70235274) ; 杉谷 賢一 熊本大学, 工学部, 助手 (60171162) ; 上野 文男 熊本大学, 工学部, 教授 (10040453)
• Keywords: ニューラルネットワーク / ファジィシステム / OTA / CMOSアナログ回路 / アナログ集積回路 / スイッチトカレント / アナログ信号処理

Research Abstract

電子ニューラル/ファジイシステム用OTA(演算トランスコンダクタンス増幅器)の低電力化・低電圧化を図る目的で、まず、スイッチトカレント技術を利用したダイナミックOTAを提案し、回路シミュレータPSpiceによりその特性を解析した。この結果、+/-3V電源電圧のもとで、15μSのトランスコンダクタンスを90μW以下という当初の目標以下の消費電力で実現できる見通しを得た。次に、離散時間電子ニューラルシステムの実現で必要な、遅延をもつ電流ミラー回路として、OTAの対回路で構成したOTAスイッチトカレントミラーを提案した。同回路の解析を通して、電流コピー誤差が数%以下と高精度であること、クロックフィードスルーが通常のスイッチトカレント電流ミラーの30%と少ないこと、電流伝達比がバイアス電流により電子可変であること等を明かにした。さらに、電子ファジイシステム用として、OTAを用いたメンバーシップ関数回路、多入力のMAX回路、多入力MIN回路の構成法を明かにし、いづれの回路も80ns以下の高速動作が可能なこと、演算誤差は数%以下と小さいこと、この誤差の主要因はOTAのオフセット電圧であること等を明らかにした。また、積和演算回路をOTAを用いて構成し、これを非ファジイ化回路へ応用し、400ns程度の演算速度が得られること、OTAの出力オフセット電流と出力コンダクタンスが演算誤差の主原因であることを明かにした。このOTA積和演算回路は、電子ニューロンの電子可変シナプスとしても利用できる。これらの各ファジイ演算回路を用いて、シングルトンファジイコントローラを構成し、5μmCMOSプロセスを用いた場合でも、1MFLIPS程度の演算速度を容易に達成できることを明かにした。以上の前半の成果は、1992年の7月に国際会議で発表した。また、後半の成果は、現在、学会論文誌へ投稿準備中である。

Research Products

• [Publications] Takahiro Inoue: "Design and Analysis of Switched-Current Mirrors Using OTA" Proceedings,1992 Joint Technical Conference on Circuits/Systems,Computers and Communications. 72-77 (1992)
• [Publications] Takahiro Inoue: "Design of a Novel CMOS Dynamic OTA Using SI Techniques" Proceedings,1992 Joint Technical Conference on Circuits/Systems,Computers and Communications. 786-790 (1992)