2004 Fiscal Year Annual Research Report
シリコン集積回路多層配線における伝送線路配線を用いた高速信号伝送の研究
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04J04594
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
伊藤 浩之 東京工業大学, 大学院・総合理工学研究科, 特別研究員(DC1)
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| Keywords | シリコン集積回路 / 配線遅延 / 消費電力 / 伝送線路 / シグナルインテグリティ / 不要電磁放射 / 45nmプロセスノード |
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| Research Abstract |
近年、シリコン集積回路(Si LSI)の性能は、トランジスタ単体よりもむしろ長距離配線によって律速されている。本研究は、長距離配線の遅延と消費電力を低減させるための、差動伝送線路配線を用いたオンチップ超高速信号伝送技術を確立することを目的とする。
オンチップ差動伝送線路構造に関して検討した。Si LSI内の配線は大きな抵抗損を持ち、抵抗は表皮効果や近接効果の影響により大きな周波数依存性をもつ。10GHz以上の高周波領域ではSi基板での損失が現れる。高速な信号伝送を達成するためには、配線での損失を低減する必要があるため、配線幅と差動インピーダンス、配線抵抗、Si基板での損失の関係を定量的に議論した。配線損失が配線幅と配線間隔の積に依存することを示した。
同相成分は、差動成分よりも大きな不要電磁放射(EMI)やクロストークを引き起こす。差動伝送線路を縒り合わせることでモード変換を低減し、同相成分を削減する手法を提案した。これにより、従来のRC配線と比較して、同相ノイズ電力を47dB削減することができた。また、DRAMのビット線に用いられている縒り合わせ方法を取り入れることで、クロストーク耐性の向上も期待できる。LSI内の差動伝送線路構造として最も適した配線構造である縒り合せ伝送線路構造を提案した。
オンチップ差動伝送線路および駆動回路を180nmプロセスで試作し、8Gbpsの高速動作を確認した。180nmプロセスでの試作結果を元に、90nmおよび45nmプロセスノードでの伝送線路配線の性能を予測した。伝送線路配線構造を利用すると、45nm世代で、回路動作周波数が従来予測されている15GHzから40GHzとなり、さらに消費電力は少なくても10%改善、グローバル配線層数を増やせば30%減少可能であることを、チップ試作による実測結果を基に予測した。
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Research Products
(2 results)
