1994 Fiscal Year Annual Research Report
ウェーハスタック構造型自律再構成 超並列コンピュータの研究
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05044090
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| Research Institution | Japan Advanced Institute of Science and Technology |
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Principal Investigator |
堀口 進 北陸先端科学技術大学院大学, 情報科学研究科, 教授 (60143012)
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| Co-Investigator(Kenkyū-buntansha) |
阿部 亨 北陸先端科学技術大学院大学, 情報科学研究科, 助教授 (80222652)
下平 博 北陸先端科学技術大学院大学, 情報科学研究科, 助教授 (30206239)
武田 浩 山形大学, 工学部, 助手 (90236472)
丹野 州宣 山形大学, 工学部, 助教授 (40007018)
小林 広明 東北大学, 工学部, 助教授 (40205480)
阿曽 弘具 東北大学, 工学部, 教授 (10005522)
JAIN Vjay 南フロリダ大学, 電子工学科, 教授
LOMBARDI Fab テキサスM&A大学, 計算機科学科, 教授
KIM H.Jung ルイジアナ州立大学, 先端計算機科学科, 準教授
KNIGHT F.Tho MIT 人口知能研究所, 主席研究員
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| Keywords | 超並列コンピュータ / WSIシステム / ウェーハスタック構造 / 自律再構成方式 / 自己診断技術 / テスト容易化設計技術 |
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| Research Abstract |
本研究の目的は、人間の脳構造の分散・協調を基本とする自律的再構成能力からヒントを得て自律再構成可能なウェーハスタック型超並列コンピュータの基本アーキテクチャを構築することである。この目的を達成するために、100万個規模のプロセッサからなる超並列システムの実現の可能性を詳細に検討してきた。先ず、20x20規模のプロセッサからなる並列システムでさえ自律的再構成可能な高度機能が非常に重要であることを明かにした。また、2次元アレイをウェーハ上にインプリメントしたウェーハ構造超並列コンピュータのハードウェア・アーキテクチャについて詳細に検討・評価した。その性能評価・検討の過程で冗長階層アーキテクチャが超並列コンピュータの構成方式として重要である確信を得た。そこで、3次元ウェーハ構造に拡張した超並列コンピュータ自律再構成アーキテクチャに関する理論的検討および3次元構造ウェーハスタック超並列システムアーキテクチャを提案した。
シミュレータ上に階層型冗長構成の高並列プロセッサからなるウェーハスタック化構造型超並列コンピュータを構築し、自律再構成方式アーキテクチャの採用が可能で冗長構成によるフォールトトレランス性能を高めることが出来た。また、3次元ウェーハ構造超並列コンピュータとして自律再構成格子結合ネットワークを採用した結果、システム構成率は2次元アレイの性能よりかなり悪くなることを示した。現在、スタック間の結合アーキテクチャ、ネットワークやテスト容易設計および自己診断技術などの問題に対してアメリカおよび日本で研究を継続している。
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Research Products
(6 results)
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[Publications] T.Taketa,K.Tannno and S.Horiguchi: "“Parallel FFT Algorithms Using Radix 4 Butterflycomputation on an Eight-Nelghbor Processor Array"" Parallel Computing. Vol.21.121-136 (1995)
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[Publications] X.sun and F.Lombardi: "“Matrix Multiplication on the MasPar Using Distance Insensitive Communication"" Proceeding of ISPAN94.IEEE CS Press,. 358-65 (1994)
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[Publications] T.Taketa,K.Tannno and S.Horiguchi: "“Radix-4 Parallel FFT Algorithms on the MasPar with an Eight-Neighbor Processor Array"" Proceeding of ISPAN94 -Poster Papers-,ISPAN94 Commitee. 5-11 (1994)
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[Publications] 當山孝義,堀口進: "“Chor-Goldreich並列GCDアルゴリズムの動作解析"" 電子情報通信学会論文誌. Vol.J77-D-1,No.11.770-773, (1994)
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[Publications] Susumu Horiguchi and Issei Numata,: "“A Self-Reconfiguration Architecture for Mesh Arrays"" IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems,. 212-220 (1994)
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[Publications] Kuninobu Tanno,Toshihiro Taketa and Susumu Horiguchi: "“Parallel 2-D FFT Algorithms on an Eight-Neighbor Processor Array"" Trans.of IEE Japan,. Vol.114-C,No.5,. 588-594 (1994)
