1993 Fiscal Year Annual Research Report
高速引き込み周波数シンセサイザとその応用に関する研究
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05650360
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| Research Institution | Keio University |
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Principal Investigator |
森 真作 慶應義塾大学, 理工学部・電気工学科, 教授 (00051269)
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| Co-Investigator(Kenkyū-buntansha) |
笹瀬 巌 慶應義塾大学, 理工学部・電気工学科, 助教授 (00187139)
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| Keywords | PLLシンセサイザ / 周波数ホッピング / パルス除去回路 |
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| Research Abstract |
本研究では多段パルス除去回路を用いた高速周波数切り換えに適したPLL周波数シンセサイザに関して研究を行った.以下,得られた研究成果の概要を示す.
1.多段パルス除去回路を用いたPLLシンセサイザは,基準周波数と出力周波数のチャネル間隔が独立に設定できるために,非常に高速な周波数切り換えが可能である.本研究ではこのシンセサイザを更に高速なものにするために,周波数切り換えの瞬間に一時的にパルスの除去量を可変にしてループ利得を大きくする方法を提案し5倍以上の高速引き込みが得られることをシミュレーションと実験により示した.
2.このシンセサイザでは,多段パルス除去回路の動作周波数がシンセサイザ出力周波数と同程度であるので,実際にUHF帯での携帯電話等に適用する際には消費電力が問題になる.また,これを解決しようとプリスケーラを用いると位相雑音が増加する.従って,従来とは全く異なる形の多段パルス除去回路を提案し,位相雑音と消費電力の両方を低減できることを実験により示した.
3.パルス除去回路をDPLLのディジタルVCOに適用し,広い同期範囲を持つを提案した.このDPLLは,入力周波数を測定し,その周波数に応じて自走周波数を変化させるために極めて広い同期範囲を得ることができる.また入力周波数の1サイクル以内に引き込みが完了することを実験により示した.
4.パルス除去回路を用いたシンセサイザが基準周波数によらず,高分解能が得られることを利用して,測定器に適したPLL周波数シンセサイザの構成法を提案した.一般的なPLLと組み合わせることによって,高分解能,広帯域,高速シンセサイザが構成できることを示した.
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[Publications] Takahiko Saba: "Fast Acquisition PLL Freguency Synthesizer with Improved N-Stage Cycle Swallower" Proc.of IEEE Pacific Rim Corfevcnce on communications,Computers and Signal Processing. Vol.1. 77-80 (1993)
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[Publications] 佐波 孝彦: "低位相雑音、低消費電力特性を持つ並列型N段Cycle Swallover(NSCS)を用いた高速引き込みPLLシンセサイザ" 電子情報通信学会技術研究報告(スペクトル拡散). SST93-5. 25-30 (1993)
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[Publications] Fumiyo Sato: "Digital Phase-Locked Loop with Wide Lock-in Range Using" Proc of IEEE Pacitic Rim Conference on Communicatious,Compaters and Sigral Processing. Vol.2. 431-434 (1993)
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[Publications] Takahiko Saba.: "Fast Acquisition PLL Synthesizer Using Parallel N-Stage Cycle Swallower(NSCS)" Prcc,of IEEE International Symposium on Spread Spectrum Tehniques and Applications. in press. (1994)
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[Publications] 佐波孝彦: "低消費電力、低位相雑音特性を持つ立列型NSCSを用いた周波数シンセサイザ" 電子情報通信学会春季大会講演論文集. in press. (1994)
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[Publications] 鮫島 博: "測定器用PLL周波数シンセサイザ" 電子情報通信学会春季大会講演論文集. in press. (1994)
