1995 Fiscal Year Annual Research Report
プロセッサ・メモリ融合ユニット高密度分散配置型新アーキテクチャマイクロプロセッサ
| Project/Area Number |
06452209
|
|---|
| Research Institution | Tohoku University |
|---|
Principal Investigator |
小谷 光司 東北大学, 工学部, 助手 (20250699)
|
|---|
| Co-Investigator(Kenkyū-buntansha) |
柴田 直 東北大学, 工学部, 助教授 (00187402)
大見 忠弘 東北大学, 工学部, 教授 (20016463)
|
|---|
| Keywords | センスアンプニューロンMOS / 低消費電力 / プロセス精度 |
|---|
| Research Abstract |
プロセッサ・メモリ融合ユニット単体の構成に関して,前年度に引き続き検討を進めた。ニューロンMOSトランジスタのフローティングゲートにスイッチを設けて演算の精度を高めると共に,演算部自身にデータラッチ機能を持ち,消費電力低減も可能な,新しいセンスアンプニューロンMOS回路形式に関して試作検討を実施した。3μmルールのCMOSプロセスで試作を行ったが,ニューロンMOSのフローティングゲート電位の10mV以下の変位を正確に判断できることが実証された。これは,ニューロンMOSが,フローティングゲート上で50値以上の多値レベルを扱うことができる事に相当し,ニューロンMOSによる演算の多様性を格段に向上できることが分かった。新しい演算回路の消費電力低減効果を実証するために,センスアンプニューロンMOS回路技術を用いてA/D変換器を設計し,試作チップを作製して検討を行った。試作した4bit一括A/D変換器は,6MS/sの変換速度で1.2mWの電力しか消費せず,従来方式に比べて1/10以下の低消費電力化が可能であることが実証された。これらの技術を用いることによって,プロセッサ・メモリ融合ユニット高密度分散配置型の新アーキテクチャのための高精度低消費電力基本ユニットの回路形式が確定した。
ニューロンMOSによる演算においては,フローティングゲート上で多値電圧レベルを切り分けることがその原理であるため,切り分けできる多値レベルの数が大きくなればなるほど,基本ユニット当たりに実現できる機能が高くなる。そこで,より多くの多値レベルを切り分けるために,デバイス製造プロセスに要求される精度に関して検討を行った。50値を切り分けるためには,ゲート電極加工寸法や酸化膜厚等の主要パラメータに2%以下の精度が要求される事を明らかにした。
以上の研究により,大規模なマイクロプロセッサを開発するための基礎技術が確立できた。
今後は,分散配置したプロセッサ・メモリ融合ユニットを有機的に結び付けるためのアーキテクチャ,さらに有効に動作させるためのプログラム体系に関してより一層の研究を進めることが必要である。
|
-
[Publications] K.Kotani: "Impact of High-Precision Processing on the Functional Enhancement of Neuron-MOS Integrated Circuits" IEICE Trans.on Electron.E79-C. (1996)
-
[Publications] K.Kotani: "DC-current-free low-power A/D converter circuitry using dynamic latch comparators with divialed-capacitance voltage reference" IEEE International Symposium on Circuits and Systems. (1996)
-
[Publications] T.Ohmi: "Four-Terminal Device Electronics for Intelligent Silicon Integrated System" Ert.Abst.,1995 Int.Conf.on Solid State Devices and Materials. 1-3 (1995)
